65nm NOR型閃存芯片RTS噪聲研究.pdf

1、大數(shù)據(jù)時(shí)代的到來(lái)對(duì)大容量存儲(chǔ)器帶來(lái)了新的機(jī)遇，同時(shí)也提出了新的挑戰(zhàn)。浮柵存儲(chǔ)器是目前應(yīng)用最為廣泛的非易失性存儲(chǔ)器之一，占據(jù)了非易失性半導(dǎo)體存儲(chǔ)器90％以上的市場(chǎng)。研究表明存儲(chǔ)器尺寸的減小與工藝的改進(jìn)會(huì)帶來(lái)器件可靠性問(wèn)題，這其中隨機(jī)電報(bào)信號(hào)（RTS）的噪聲問(wèn)題由于器件工藝進(jìn)入納米時(shí)代而更為突出，噪聲會(huì)帶來(lái)信號(hào)的抖動(dòng)，從而會(huì)影響信息讀取的正確性，甚至?xí)鹦酒δ芘c性能上的失效。
　　本論文針對(duì)65nm工藝下NOR型閃存的隨機(jī)電報(bào)噪聲

2、及其對(duì)于器件的可靠性影響展開(kāi)研究。主要研究?jī)?nèi)容包括：獲取了NOR型閃存隨機(jī)電報(bào)噪聲的基本參數(shù)；通過(guò)隨機(jī)電報(bào)噪聲分析得到了RTS缺陷空間與能級(jí)分布；基于俘獲/發(fā)射截面模型研究了不同的閾值電壓狀態(tài)對(duì)于RTS時(shí)間常數(shù)的影響。通過(guò)大量實(shí)驗(yàn)，得到結(jié)論：隨著閾值電壓的增加，器件RTS噪聲的俘獲時(shí)間增加，發(fā)射時(shí)間減??；針對(duì)該現(xiàn)象，提出了俘獲/發(fā)射截面模型加以解釋。該工作主要?jiǎng)?chuàng)新點(diǎn)在于：首次研究了閾值電壓對(duì)于RTS信號(hào)以及相應(yīng)的RTS缺陷的影響，并建立