基于FPGA的高速串行數(shù)據(jù)采集及恢復技術研究.pdf

1、隨著高速串行通信系統(tǒng)的急速發(fā)展，對數(shù)據(jù)進行正確、高效地接收及恢復變得極為重要。過采樣型時鐘數(shù)據(jù)恢復電路具有結構簡單、功耗較低的特點，隨著工藝尺寸的減小，過采樣型時鐘數(shù)據(jù)恢復電路相對于其他時鐘數(shù)據(jù)恢復電路結構，如被廣泛應用的基于PLL型結構逐漸顯示出兩大優(yōu)勢：過采樣型時鐘數(shù)據(jù)恢復電路無時鐘相位反饋回路，相位鎖定速度快；過采樣型時鐘數(shù)據(jù)恢復電路中有大量數(shù)字單元，面積小、成本低且系統(tǒng)便于移植。這些優(yōu)勢使過采樣型時鐘數(shù)據(jù)恢復電路在高速低功耗應用

2、領域逐漸受到設計者的青睞。本文基于Xilinx7系列FPGA平臺，對過采樣型時鐘數(shù)據(jù)恢復電路的系統(tǒng)架構和關鍵模塊單元進行了深入的研究和分析，并針對1Gbps LVDS信號設計了一個高速串行數(shù)據(jù)采集及恢復系統(tǒng)。
　　本研究分析了各種時鐘數(shù)據(jù)恢復電路的基本結構，主要包括反饋相位跟蹤型、過采樣型和突發(fā)模式型。根據(jù)對電路結構的分析和實際應用平臺，選取了過采樣型時鐘數(shù)據(jù)恢復電路結構作為系統(tǒng)的基本架構。根據(jù)傳統(tǒng)過采樣時鐘數(shù)據(jù)恢復電路的原理，提

3、出了設計所需的算法，包括過采樣算法，邊沿檢測算法和數(shù)據(jù)恢復算法。完成算法設計后著重研究了如何使用Xilinx7系列FPGA實現(xiàn)上述算法。本文設計的高速串行數(shù)據(jù)采集及恢復系統(tǒng)針對的是1Gbps高速串行數(shù)據(jù)，由于硬件平臺的速率限制，傳統(tǒng)的過采樣結構無法在FPGA平臺上實現(xiàn)。因此根據(jù)算法設計，將采樣時鐘和輸入數(shù)據(jù)分別做復制和相移操作，利用兩路具有相位差的采樣時鐘對復制后的兩路數(shù)據(jù)進行過采樣，并設計數(shù)據(jù)恢復模塊實時跟蹤系統(tǒng)的抖動情況，選擇最優(yōu)采

4、樣值。根據(jù)本文設計，采樣時鐘頻率只需達到500MHz就可以實現(xiàn)對1Gbps輸入信號的4X過采樣，大大降低了過采樣電路對硬件平臺的運行速度要求。最后，在ISE開發(fā)平臺中將HDL語言進行綜合，得到系統(tǒng)的RTL級結構。并使用多種類型的輸入信號對整個系統(tǒng)進行仿真驗證。在仿真結果正確后，通過映射、布局布線、管腳分配等工作生成位流文件，將設計下載至 FPGA中。最后通過對實際信號的采集及恢復驗證系統(tǒng)的功能。仿真及測試結果表明：在輸入信號速率達到1G