0.35μm高壓(14v)工藝平臺良率提升和缺陷改善

1、目錄m^1Abstract2第一章弓1言41.1高壓集成電路與高壓MOSFET發(fā)展現(xiàn)狀41.2課題的意義和論文結(jié)構(gòu)5第二章高壓MOSFET的基本結(jié)構(gòu)與原理62.1MOSFET的基本結(jié)構(gòu)與工作原理62.2高壓MOSFET的結(jié)構(gòu)介紹82.2.1三維縱向結(jié)構(gòu)的高壓MOSFET82.2.2二維橫向結(jié)構(gòu)的高壓MOSFET11第三章14V高壓工藝流程整合與相關(guān)生產(chǎn)制程的介紹133.114V高壓工藝流程整合133.1.1硅片準(zhǔn)備和隔離制程133.1.

2、2阱區(qū)形成和柵氧化制作143.1.3晶體管和無源元件形成163.1.4互連和鈍化工藝制程183.2相關(guān)生產(chǎn)制程的介紹203.2.1氧化制程203.2.2化學(xué)氣相淀積223.2.3離子注入233.2.4光刻技術(shù)253.2.5刻蝕273.2.6化學(xué)機(jī)械拋光303.2.7金屬化制程31第四章高壓工藝平臺的良率優(yōu)化334.1低壓PM0S驅(qū)動電流的穩(wěn)定性優(yōu)化334.2自對準(zhǔn)多晶硅化物區(qū)域刻蝕工藝優(yōu)化354.3接觸孔漏電功能失效工藝優(yōu)化41第五章高

3、壓工藝平臺的缺陷現(xiàn)象改善465.1背面圈狀硅突起現(xiàn)象改善465.2互聯(lián)金屬鋁周邊外露現(xiàn)象改善51I摘要隨著集成電路飛速發(fā)展，芯片的集成度越來越高，同時也對新的集成電路設(shè)計和制造提出了更高的要求，其中包括應(yīng)用日益廣泛的高壓集成電路。本論文是在所在公司已開發(fā)的0.35叫高壓14V工藝平臺基礎(chǔ)上，針對某些產(chǎn)品良率不佳和缺陷發(fā)生等問題，通過問題描述、理論分析、實驗驗證和方案改善等方法，進(jìn)行了一系列研究。針對在0.35)am高壓14V工藝流程中提

4、升產(chǎn)品的良率，從工藝優(yōu)化角度開展了以下工作。為了優(yōu)化硅片之間的低壓PMOS(LVPMOS)驅(qū)動電流I。np的穩(wěn)定性，在淀積多晶硅柵側(cè)壁保護(hù)氧化膜（SpacerOxide)時把低壓化學(xué)氣相淀積（LPCVD)的生產(chǎn)溫度從800C降低到690V能減少輕摻雜漏極（LDD)注入的硼離子在器件表面的擴(kuò)散，使硅片之間的I。P均勻性更好。通過采用帶有自調(diào)整工藝控制表格(AdjustedProcessControlTable簡稱APCTable)的固定時

5、間（bytime)刻蝕方法，對自對準(zhǔn)多晶硅化物區(qū)域的刻蝕條件進(jìn)行優(yōu)化，在生產(chǎn)中使其根據(jù)前層氧化膜厚度自行選擇對應(yīng)的刻蝕條件以有效解決刻蝕不足或過刻蝕的問題。將接觸孔磷離子注入的注入能量從40keV增加到50keV能改善N型接觸孔底部弱反型或者反型不足的問題，防止接觸孔漏電失效。針對0.35p高壓14V工藝流程中解決產(chǎn)品的缺陷問題，從工藝改善方面進(jìn)行了如下工作。因硅片背面有圈狀的硅凸起缺陷造成硅片背面白色圈狀色差并在硅片正面發(fā)生光刻誤聚焦

6、的問題，可以通過把硅片背面多晶硅濕法刻蝕中的混合藥液FEP刻蝕時間減少1秒，使在濕法刻蝕硅片背面多晶硅時不發(fā)生過刻，擴(kuò)大后續(xù)氫氟酸(冊)刻蝕的工藝富裕度。為了防止在內(nèi)層介質(zhì)層化學(xué)機(jī)械拋光CCMP)時硅片周邊有互連金屬鋁外露的現(xiàn)象發(fā)生，將下層接觸孔層的光刻工藝時周邊2mm完全曝光的條件改成不曝光，降低硅片周邊區(qū)域的臺階差可以有效改善因CMP周邊拋光速率快導(dǎo)致的內(nèi)層介質(zhì)層過拋光問題。通過釆用在金屬鋁層上淀積一層厚的髙密度離子氧化層之前先淀積