高k柵介質(zhì)Ge MOS界面層材料、結(jié)構(gòu)及鈍化工藝研究.pdf

1、隨著CMOS器件特征尺寸縮小到10nm工藝節(jié)點(diǎn)，Si基MOSFET已接近其物理極限。由于Ge的高空穴遷移率、III-V族材料的高電子遷移率，將高性能的Ge-pMOSFET與III-V族n-MOSFET集成在一起制備CMOS倒相器，成為“后摩爾時(shí)代”獲得高性能CMOS集成電路的重要途徑之一。然而，與SiO2/Si系統(tǒng)相比，Ge表面缺乏高質(zhì)量的本族氧化物。為了獲得高質(zhì)量的高k柵介質(zhì)Ge MOS器件，一個(gè)重要挑戰(zhàn)是Ge襯底與高k柵介質(zhì)間的界面

2、鈍化，這是下一代高性能CMOS器件的關(guān)鍵。然而，鈍化層的引入將會(huì)引起閾值電壓的變化，從而對(duì)器件性能帶來影響。本文即圍繞高k柵介質(zhì)Ge MOS器件界面鈍化層材料、結(jié)構(gòu)及鈍化工藝開展了深入系統(tǒng)的實(shí)驗(yàn)研究；并從理論上分析了影響閾值電壓變化的各種因素，由此建立了堆棧高k柵介質(zhì)Ge pMOSFET閾值電壓模型。
　　實(shí)驗(yàn)方面，首先分別以GGON、TaYON和ZrLaON作為界面層，以HfTiON作為高k層，并對(duì)它們進(jìn)行F等離子體鈍化處理，在

3、Ge襯底上制備了Al/HfTiON/界面層/Ge MOS電容。對(duì)三種不同界面鈍化層樣品的電特性測(cè)量表明，MOS器件的界面質(zhì)量均得到改善，獲得了低的界面態(tài)密度Dit、低的柵極漏電和高的器件可靠性，其中，以TaYON為界面層的Al/HfTiON/TaYON/Ge MOS器件呈現(xiàn)出最好的界面特性（帶隙中間附近界面態(tài)密度~2.5×1011cm-2eV-1）、最低的柵極漏電流密度（2.47×10-5Acm-2@Vg=Vfb+1V）、最小的電容等效

4、厚度（1.14nm）和高的k值（24.9）。
　　在上述研究基礎(chǔ)上，基于Si鈍化的良好效果，設(shè)計(jì)了NbON/Si和LaON/Si雙鈍化層結(jié)構(gòu)，并以HfTiON或HfLaON為高k柵介質(zhì)，制備了經(jīng)過F等離子體鈍化處理的HfLaON/(NbON/Si)/Ge MOS和HfTiON/(LaON/Si)/Ge MOS。另外，采用交替濺射方法制備了ZrON/TaON多層復(fù)合柵介質(zhì)Ge MOS電容。結(jié)果表明，三種界面鈍化層結(jié)構(gòu)和制備方法，均可

5、有效抑制界面低k氧化物GeOx的形成，顯著減少了高k/Ge界面及其附近相關(guān)缺陷，從而獲得了優(yōu)良的界面特性、低的柵極漏電、小的CET、高的等效k值和器件可靠性。三種鈍化方法相比，ZrON/TaON多層復(fù)合柵介質(zhì)的綜合性能更好，顯示出在Ge MOS器件制備方面的更大優(yōu)勢(shì)。
　　理論上，通過求解泊松方程，綜合考慮短溝道效應(yīng)(SCE)和漏致勢(shì)壘降低效應(yīng)(DIBL)，建立了有鈍化層的Ge溝道pMOSFET閾值電壓模型。詳細(xì)分析了器件結(jié)構(gòu)和物