GeOI MOSFET電特性模擬和Ge-高k柵介質(zhì)界面特性研究.pdf

1、隨著MOS器件的特征尺寸已經(jīng)進入到納米量級，傳統(tǒng)的SiO2/Si系統(tǒng)已經(jīng)不能滿足集成電路發(fā)展的要求。而高 k柵介質(zhì)的使用在降低柵極漏電的同時也減小了溝道載流子遷移率，使器件驅(qū)動能力下降。因此，需要采用高遷移率的溝道材料和新的器件結(jié)構(gòu)來提高器件的綜合性能。具有高遷移率和靜電完整性的超薄 GeOI MOSFET成為近幾年人們研究的熱點之一。本論文開展了理論和實驗方面的相關(guān)工作，研究了GeOI MOSFET的器件模型和結(jié)構(gòu)優(yōu)化以及高k柵介質(zhì)G

2、e MOS器件的界面特性。
　　器件模型方面開展的工作有：(1)通過求解溝道的二維泊松方程得到溝道表面勢和溝道反型層電荷，建立了高k柵介質(zhì)小尺寸GeOI pMOSFET的漏源電流解析模型。模型包括了速度飽和效應，遷移率調(diào)制效應和溝長調(diào)制效應，模型計算結(jié)果與實驗數(shù)據(jù)呈現(xiàn)出好的吻合。且利用建立的模型模擬分析了器件主要結(jié)構(gòu)和物理參數(shù)對跨導、截止頻率和電壓增益的影響，得出需設計合適厚度和短的溝道以及高介電常數(shù)的薄柵介質(zhì)來優(yōu)化器件的綜合性能

3、；(2)采用Silvaco TCAD二維器件模擬器分析研究了雙柵GeOI MOSFET主要結(jié)構(gòu)和物理參數(shù)對器件性能的影響。通過對器件通態(tài)電流、斷態(tài)電流、短溝道效應(SCE)以及漏致勢壘降低(DIBL)效應的模擬分析，得到了鍺溝道厚度和摻雜濃度以及柵氧化層厚度和介電常數(shù)的合理取值范圍。如溝道厚度為10–18 nm，則摻雜濃度需為(5–9)?1017 cm–3，柵介質(zhì)等效氧化物厚度為0.8 nm-1 nm,柵介質(zhì)介電常數(shù)為15-30時,可獲