高k柵介質GaAsMOS器件界面特性及氧化物陷阱電容效應研究.pdf

1、當前，隨著MOS器件尺寸的不斷減小，硅基CMOS技術已經逐步達到其理論極限，而Ⅲ-Ⅴ族化合物半導體材料因為具有更高的載流子遷移率，因此有望在未來取代硅作為溝道材料制備MOS器件。在這其中，GaAs具有很高的電子遷移率（~8000cm2/Vs），因此非常適合用來制備超高速、低功耗的n型MOSFET。此外，為了抑制器件尺寸減小帶來的柵極漏電增大問題，采用k值更高的柵介質材料以增大其厚度減小柵極漏電也變得不可避免。然而，直接在GaAs襯底上淀

2、積高k柵介質往往會導致大量的界面陷阱，使得器件性能退化。因此在高k柵介質淀積之前，有必要采取一些鈍化手段，如硫鈍化、引入界面鈍化層或F等離子體處理等，以改善器件的界面特性。另一方面，研究中發(fā)現，采用高k柵介質和GaAs、InGaAs等襯底材料的MOS器件往往存在明顯的積累電容頻率色散現象。這種現象與高k柵介質中的陷阱密切相關。因此，研究柵介質中的陷阱對MOS器件電容的影響十分必要。
　　在實驗上，首先在硫鈍化的GaAs晶片上分別淀

3、積LaON、LaGeON和LaSiON作為界面鈍化層，隨后淀積ZrON作為高k層制備MOS電容器，并進一步采用F等離子體處理界面鈍化層以改善器件的性能。研究發(fā)現，LaON和LaGeON界面鈍化層能顯著改善ZrON高k層與GaAs之間的界面質量，其中LaGeON界面鈍化層的鈍化效果更好，從而導致更好的電特性。對于采用LaSiON界面鈍化層的樣品，研究發(fā)現，采用F等離子體處理LaSiON界面鈍化層樣品的界面質量和電特性均較采用F等離子體處理

4、襯底表面或無F等離子體處理的樣品要好。綜合比較而言，采用F等離子體處理LaSiON界面鈍化層的樣品具有最好的界面特性及電特性，如低的界面態(tài)密度（1.08×1012cm-2eV-1）、小的平帶電壓（0.75V）、大的柵介質等效k值（18.3）以及低的柵極漏電（1.62×10-5A/cm2@Vfb+1V）。
　　在上述研究基礎上，進一步制備了采用LaTiON/LaON、ZrTiON/ZrAlON或ZrTiON/ZrLaON柵堆棧結構的

5、GaAs MOS電容器，其中LaON、ZrAlON和ZrLaON為界面鈍化層。研究發(fā)現，Al和La元素的引入顯著提高了ZrON對GaAs表面的鈍化效果，從而大大改善器件的界面特性。相比于采用ZrON作為高k層的樣品，Ti元素的引入明顯提高了柵介質的等效k值，使其達到25以上，從而使器件具有更小的電容等效厚度。上述界面鈍化層的引入能有效阻擋柵介質中Ti/O元素向襯底擴散以保護襯底表面不被氧化，從而抑制了襯底表面與缺陷相關的Ga-O、As-

6、O及As-As鍵的形成，最終獲得了優(yōu)良的界面特性，其中，以LaON的鈍化效果最佳，獲得的界面態(tài)密度為1.05×1012cm-2eV-1。在以上柵堆棧中，采用ZrTiON/ZrLaON柵堆棧的樣品則具有最好的柵極漏電特性和器件可靠性，以及低的界面態(tài)密度（1.07×1012cm-2eV-1）和平帶電壓（0.68V）。
　　在理論上，基于費米-狄拉克統(tǒng)計和疊加到柵壓中的交流小信號所誘導的陷阱的充放電效應，建立了柵介質中體氧化物陷阱的電容

7、效應模型，解釋了(In)GaAs MOS器件積累電容頻率色散的現象。所建模型忽略了陷阱的電導效應，從而避免了虛數的引入，但這對模型的準確性沒有影響。由理論計算獲得的陷阱電容通過兩種方式引入到MOS器件的電容體系中去，一是界面近似并聯方式，即近似認為陷阱電容的作用位置位于界面處，二是均勻分布并聯方式，即從實際出發(fā)，認為陷阱的電容效應分布于柵介質中。模擬結果表明，后者更為精確，而前者在陷阱離界面足夠近時也比較精確。此外，還研究了氧化物陷阱位