高性能DSP內(nèi)核物理設(shè)計的時序優(yōu)化.pdf

1、隨著工藝尺寸的縮減，集成度增強(qiáng)，設(shè)計規(guī)模相應(yīng)變大，使得在物理設(shè)計過程中時序越來越難以收斂，因此研究高性能DSP物理設(shè)計的時序優(yōu)化具有重要意義。本文以40納米工藝下，高性能DSP YHFT-Y芯片中內(nèi)核的物理設(shè)計為背景，在最差工藝拐角下，以1GHz為設(shè)計目標(biāo)，進(jìn)行了時序優(yōu)化的相關(guān)研究，主要工作與創(chuàng)新如下：
　　1）、研究了手工半定制的方法，將寄存器文件中存儲體以外的部分，進(jìn)行了電路設(shè)計、中繼器規(guī)劃、版圖中預(yù)先布局、快速脈沖觸發(fā)器陣列

2、的應(yīng)用，繼而使得和寄存器文件相關(guān)的關(guān)鍵路徑得以優(yōu)化。
　　2）、研究了層次化的設(shè)計中，在平面規(guī)劃時硬宏模塊的擺放、軟宏的引導(dǎo)、門控和關(guān)鍵路徑上部分單元的預(yù)先擺放等，通過合理的規(guī)劃，時序得以改善。針對于傳統(tǒng)時鐘樹綜合的方法，研究了劃分區(qū)域和局部區(qū)域優(yōu)化做時鐘樹的方法，通過該方法，使得時鐘樹的長度減少，時鐘偏差能滿足設(shè)計的要求，時序得以提高。
　　3）、當(dāng)設(shè)計規(guī)模比較大時，要使每一站的邏輯級數(shù)都相等是非常困難的，往往也是難以達(dá)到