40納米工藝下高性能DSP內(nèi)核的物理設(shè)計與優(yōu)化.pdf

1、YHFT-XX DSP是我校在40納米工藝下自主研發(fā)的頻率為1GHz的高性能多核DSP芯片，本文以其內(nèi)核模塊的物理設(shè)計為例，講述了如何利用層次化物理設(shè)計方法來展開并行設(shè)計，縮短設(shè)計周期；將全局時序問題局部化，降低了設(shè)計難度；采用新的思想進行時序收斂設(shè)計，充分利用設(shè)計資源，提高設(shè)計效率。經(jīng)過前期設(shè)計評估，對影響整個芯片時序收斂的內(nèi)核模塊進行了詳細的層次劃分，對時序影響最大的數(shù)據(jù)通路部分進行了單獨的物理設(shè)計，然后在頂層迭代優(yōu)化，以期達到1G

2、Hz的設(shè)計目標(biāo)，本文主要做了以下幾個方面的工作：
　　（1）邏輯運算部件的物理設(shè)計及時序優(yōu)化
　　邏輯運算部件具有豐富的運算功能，在整個數(shù)據(jù)通路中占據(jù)著非常重要的地位，其時序在整個數(shù)據(jù)通路中相對比較關(guān)鍵，尤其是單拍的定點運算指令。本文采用以頂層需求為導(dǎo)向的設(shè)計方式，實時調(diào)整邏輯運算模塊的布局以及pin腳規(guī)劃方案，再根據(jù)模塊的內(nèi)部結(jié)構(gòu)對子模塊布局進行人工引導(dǎo)，以此確立了兩種設(shè)計方案，第二種設(shè)計方案較第一種的規(guī)劃更為合理，設(shè)計的

3、復(fù)雜度更低，使得頂層數(shù)據(jù)通路部分的建立時間最大違反減小了163ps，面積減小了419579.376um2。
　?。?）循環(huán)緩沖存儲器的定制設(shè)計
　　循環(huán)緩沖存儲器是YHFT-XX DSP芯片內(nèi)核部件的關(guān)鍵模塊，為了能夠為整個內(nèi)核部件的時序優(yōu)化提供有力的支持，采取了全定制的方式進行設(shè)計，與半定制設(shè)計方法相比，絕對延時減小了116ps左右，面積節(jié)省了56.38％，功耗降低了30.4%。
　?。?）內(nèi)核部件的時序優(yōu)化設(shè)計

4、r>　　YHFT-XX DSP內(nèi)核部件作為整個芯片的核心，由于其強大的功能，復(fù)雜的邏輯設(shè)計，導(dǎo)致物理設(shè)計階段時序分析難度較大，故而采用層次化物理設(shè)計方法，調(diào)用已經(jīng)滿足時序、面積、功耗要求的各個功能部件，繼續(xù)進行優(yōu)化。采用 EDI結(jié)合二次開發(fā)工具以及手工ECO這種新的思想進行設(shè)計，有效縮短了時序收斂的設(shè)計周期，資源得到了充分利用。
　?。?）手工ECO的時序優(yōu)化
　　針對芯片在完成物理設(shè)計后仍然有少量時序違反的情況，在對這些路