CMOS集成電路ESD保護(hù)技術(shù)的研究和設(shè)計(jì).pdf

1、靜電放電（Electronic-Static Discharge, ESD）是IC生產(chǎn)制造過程中非常普遍的現(xiàn)象，因而ESD保護(hù)電路也是集成電路設(shè)計(jì)的重要部分，它直接影響IC的性能和使用壽命。隨著半導(dǎo)體制造工藝的不斷進(jìn)步，CMOS工藝的特征尺寸不斷下降，柵氧化層厚度不斷降低，氧化層擊穿電壓不斷下降，以及先進(jìn)工藝（如LDD工序，salicide工序）的使用，都會(huì)直接影響ESD保護(hù)電路的性能，因此，IC設(shè)計(jì)中ESD保護(hù)電路的研究與設(shè)計(jì)變得尤為

2、迫切重要。
　　本文的主要內(nèi)容包括以下幾個(gè)方面：
　?。?）ESD相關(guān)理論研究。分析了集成電路中靜電產(chǎn)生的原因及其對(duì)IC的危害，介紹了IC中ESD失效模式和四種放電模型、ESD的測(cè)試方法。
　?。?）ESD保護(hù)方案的設(shè)計(jì)。首先研究了常用ESD保護(hù)器件（二極管、MOSFET、SCR、電阻）的物理特性，因?yàn)镋SD保護(hù)電路的設(shè)計(jì)主要是利用CMOS器件的I-V特性。本文主要是設(shè)計(jì)一款OTP存儲(chǔ)芯片的ESD保護(hù)方案，根據(jù)ESD電

3、流的路徑，設(shè)計(jì)了與之相對(duì)應(yīng)的低阻電流通路，并設(shè)計(jì)了芯片各個(gè)模塊的ESD保護(hù)電路。
　　（3）ESD保護(hù)電路的版圖設(shè)計(jì)及全芯片的ESD保護(hù)網(wǎng)絡(luò)。標(biāo)準(zhǔn)工藝中的LDD與salicide工序可以提升普通器件的性能，卻會(huì)大大降低ESD保護(hù)器件的性能，因此ESD保護(hù)電路的版圖與普通電路的版圖有很大不同，對(duì)此做出了相應(yīng)的版圖加強(qiáng)措施。最后設(shè)計(jì)了全芯片的ESD保護(hù)網(wǎng)絡(luò)。芯片基于0.18μm工藝實(shí)現(xiàn)了成功流片。
　　（4）芯片ESD測(cè)試。芯片