數(shù)字集成電路容忍軟錯誤加固技術研究.pdf

1、由于超大規(guī)模集成電路的應用深入到日常生活的各個領域,數(shù)字電路的可靠性顯得尤為重要。而微電子技術的不斷發(fā)展,工藝尺寸的持續(xù)降低,使集成電路對環(huán)境越來越敏感,由高能粒子引起的軟錯誤不斷增加。軟錯誤嚴重威脅了電路的正常工作,降低了系統(tǒng)的可靠性。本論文以提高數(shù)字集成電路可靠性為出發(fā)點,針對軟錯誤、容錯設計、加固技術進行了研究,主要工作如下:
　　1、介紹了影響電路可靠性的相關因素,掌握了軟錯誤相關概念與本文相關的研究成果,對軟錯誤的產生機

2、理、傳播特性和防護方法進行了詳細分析。重點闡述了時序邏輯單元和組合邏輯單元的容忍軟錯誤加固技術,并分析了各個方法的優(yōu)缺點。深入學習了電路中軟錯誤的表征與傳播特性,在現(xiàn)有軟錯誤率的計算方法基礎上,建立了一種精確的軟錯誤率計算模型。
　　2、選擇性加固是一種能夠在有效的成本下很大降低電路軟錯誤率,使可靠性-開銷達到折中的軟錯誤免疫方法,但現(xiàn)有方法通常會帶來較大的時序和面積開銷。為此引入電路路徑劃分的思想,提出了在電路時序松弛路徑來加固

3、電路的方案。該方案在不降低電路性能且面積開銷很小的情況下,達到電路容錯性能的最大提高。針對可靠性、性能和面積開銷,提出了綜合評價指標 RAPP,本方案在加固30％、50%、70%和90%時,和相關文獻相比,RAPP值都是最小的,達到了三者的最佳折中。
　　3、針對一些高可靠性應用領域,如軍事、航空航天、生物工程以及醫(yī)藥等高端技術領域,要求系統(tǒng)有更高的可靠性,為此提出一種時序優(yōu)先的電路容錯混合加固方案。該方案使用兩階段加固策略,綜合