數(shù)字集成電路的防護軟錯誤技術研究.pdf

1、集成電路的工藝尺寸進入納米級別后，軟錯誤引起的可靠性問題已經(jīng)成為數(shù)字電路的可靠性問題中不可忽視的問題之一。伴隨著晶體管特征尺寸的縮小，鎖存器對于高能粒子轟擊其內(nèi)部節(jié)點而產(chǎn)生的軟錯誤變得愈加的敏感。本文提出一個低開銷高性能的抗輻射鎖存器結構設計。提出的鎖存器結構使用了C單元結構來防護單粒子翻轉(zhuǎn)(SEU)并恢復被影響節(jié)點的邏輯值。在提出的鎖存器結構中還使用了鐘控門和功率門來提高性能。
　　本文的主要工作如下:
　　首先，簡要的介

2、紹了集成電路的發(fā)展歷程和關于軟錯誤的國內(nèi)外的研究現(xiàn)狀。
　　其次，在了解集成電路的基礎上開始深入的說明軟錯誤的基本概念。在本章對單粒子效應進行了分類，其中對于單粒子翻轉(zhuǎn)(SEU)和單粒子瞬態(tài)(SET)對集成電路的影響進行了詳細的圖解。
　　第三部分是關于一些經(jīng)典的鎖存器結構的原理說明。在這部分會先介紹具有防護SEU能力的鎖存器，然后是介紹具有防護SET能力的鎖存器。在對這些鎖存器的工作原理的分析的基礎上還會指出其優(yōu)缺點。

3、r>　　最后是提出一個低開銷高性能的鎖存器結構設計。在本章節(jié)會詳細論述提出的鎖存器的結構、工作過程和防護軟錯誤的原理。在后面部分，對提出的鎖存器結構進行仿真實驗驗證并獲取相關數(shù)據(jù)。在處理這些數(shù)據(jù)的基礎上，對提出的鎖存器結構分析其延遲、功耗和性能，通過和經(jīng)典的鎖存器結構的對比來查看提出的鎖存器的優(yōu)勢所在。在同等的防護SEU能力下，提出的鎖存器結構相較于FERST（feedback redundant SEU/SET-tolerant la