三維疊層芯片封裝的可靠性研究.pdf

1、隨著電子封裝技術(shù)向更小和更高密度方向發(fā)展,三維封裝方式應(yīng)運(yùn)而生。疊層芯片封裝提高了封裝密度,減小芯片之間的互連長(zhǎng)度,使器件的運(yùn)行速度得到提升,另外還可以通過芯片疊層實(shí)現(xiàn)器件功能的多樣化,因此疊層芯片封裝技術(shù)得到越來越多的應(yīng)用。但是電子封裝集成度的迅速增加,必然對(duì)封裝材料的熱傳導(dǎo)性能、介電性能、耐高溫性能等方面提出更高的要求,需要研究和開發(fā)與新的封裝技術(shù)相適應(yīng)的新型封裝材料。與此同時(shí),電子封裝向高集成、高密度的發(fā)展,電子組件所承載的力學(xué)、

2、熱學(xué)、電學(xué)負(fù)荷越來越高,因此電子封裝的可靠性驗(yàn)證及研究就顯得尤為必要。
　　三維疊層芯片封裝技術(shù)需要考慮如何將多個(gè)芯片疊放到一起,因此關(guān)鍵是如何進(jìn)行芯片與框架的粘貼,芯片與芯片的粘貼,芯片與塑封料的粘接,以及芯片與芯片之間電路的焊線連接。疊層芯片封裝需要減薄芯片的厚度,這樣做的目的是在芯片數(shù)量增加的情況下保持塑封體厚度不變,從而不必對(duì)封裝工藝進(jìn)行大變動(dòng)。然而芯片厚度的減小會(huì)帶來一些問題,包括芯片剛度的降低,在封裝過程中由于需要進(jìn)行

3、加熱以及機(jī)械傳輸,產(chǎn)生的應(yīng)力容易使芯片發(fā)生變形和斷裂。另外,疊層芯片整體厚度增加會(huì)導(dǎo)致芯片到塑封體表面的距離減小,水汽更容易侵入芯片和塑封料界面,導(dǎo)致分層的產(chǎn)生和擴(kuò)展。
　　本論文首先在分析了疊層芯片封裝的特點(diǎn)之后,總結(jié)出工藝難點(diǎn),包括晶圓研磨后應(yīng)力發(fā)生翹曲和斷裂,芯片的粘貼,低弧度引線鍵合,封裝的潮敏感級(jí)別等,并根據(jù)這些結(jié)論設(shè)計(jì)實(shí)驗(yàn)參數(shù)和方案。然后通過傳統(tǒng)環(huán)氧樹脂芯片粘合劑和環(huán)氧樹脂薄膜兩組芯片間的粘貼材料,使用成熟的TSOP(

4、Thin Small Outline Package)封裝形式,設(shè)計(jì)封裝流程,選擇材料和設(shè)備,安排疊層封裝工藝實(shí)驗(yàn)。然后通過封裝制程控制計(jì)劃,對(duì)相應(yīng)封裝工藝進(jìn)行跟蹤,封裝完成后使用X射線和C-SEM檢測(cè),進(jìn)一步確認(rèn)疊層芯片封裝的失效機(jī)制,提出工藝的改進(jìn)方案。最后使用經(jīng)過工藝優(yōu)化后的合格疊層芯片封裝樣品進(jìn)行可靠性驗(yàn)證和研究,包括預(yù)處理測(cè)試、恒溫恒濕測(cè)試、高速加速應(yīng)力測(cè)試(非偏置)、高溫存放實(shí)驗(yàn)和高低溫循環(huán)測(cè)試。最后通過分層失效機(jī)理的分析,