小時延測試向量產(chǎn)生與關鍵通路選擇方法研究.pdf

1、隨著集成電路工藝尺寸的不斷加深，電源噪聲、工藝偏差、串擾效應以及金屬互連線之間的阻性開路與短路都會嚴重影響電路中通路的傳播時延，我們稱其為時延偏差。時延偏差的存在不但會影響芯片的性能，還會影響芯片可靠性以及使用壽命。在時延偏差中，金屬互連線之間的阻性開路與短路，即小時延缺陷表現(xiàn)的尤為明顯，本文針對小時延缺陷的檢測問題提出了相關方法，其主要工作與創(chuàng)新有:
　　 一、在超速測試中，采用不同敏化方法進行檢測來提高小時延缺陷的覆蓋率。面

2、向小時延缺陷(small delay detect，SDDs)的測試產(chǎn)生方法不僅要求測試產(chǎn)生算法復雜度低，還要盡可能的檢測到小時延缺陷。超速測試避免了因測試最長敏化通路而帶來的測試效率過低的問題，而且它要求測試向量按敏化通路時延進行分組，對每組分配一個合適的超速測試頻率，再采用一種可快速、準確選擇特定長度的路徑選擇方法，能有效的提高測試質量。同時，本文提出了通過優(yōu)先選用單通路敏化標準對短通路進行檢測，對關鍵通路有選擇的進行非強健測試。通

3、過對基準電路進行實驗表明，相對采用單一的敏化方法，能以很小的時間代價提高含有小時延缺陷結點的跳變時延故障覆蓋率(TDF)。
　　 二、在已知定時的測試產(chǎn)生方法中，在考慮了時延偏差的影響下，提出了一種基于統(tǒng)計定時模型的關鍵路徑查找方法，提高了關鍵路徑查找效率。已知定時的測試產(chǎn)生方法需要尋找電路中的最長通路（關鍵通路）來進行小時延測試，現(xiàn)有的關鍵通路查找大多基于靜態(tài)定時分析，假定電路中邏輯門時延為一個恒定值，而事實上，電路中的邏輯門