算術(shù)運(yùn)算電路的通路時延故障測試.pdf

1、本文研究了算術(shù)運(yùn)算電路的通路時延故障測試。半導(dǎo)體技術(shù)的高速發(fā)展使得電路集成度和運(yùn)行速率大增，相應(yīng)的時延故障測試需求也變得越來越迫切。算術(shù)運(yùn)算電路包含加法器、乘法器等，在信號處理等領(lǐng)域中應(yīng)用極為廣泛。過去對這類電路的故障測試集中于呆滯型故障，對其時延故障的測試少有報(bào)道。由于算術(shù)運(yùn)算電路性能要求高，對系統(tǒng)的可靠性要求苛刻，時延故障的存在不但影響系統(tǒng)的運(yùn)行性能，甚至成為致命的隱患。這類電路的高度集成和高速運(yùn)行更易導(dǎo)致時延故障的出現(xiàn)。因此，開展

2、對算術(shù)運(yùn)算電路時延故障的測試研究意義重大。 本論文主要研究了時延故障測試序列生成器的算法原理、加法器、乘法器以及模塊化算術(shù)運(yùn)算電路的通路時延故障測試等內(nèi)容。 本文的主要研究成果和創(chuàng)新之處體現(xiàn)在： 1．研究了時延故障測試序列生成器算法原理及硬件實(shí)現(xiàn)。由于算術(shù)運(yùn)算電路中有大量累加器的存在，如果通過對這種已有器件復(fù)用設(shè)計(jì)使其同時能實(shí)現(xiàn)測試序列生成的功能，不僅可以降低硬件開銷，而且對其性能影響降至最低，這特別適合于內(nèi)部結(jié)

3、構(gòu)已被高度優(yōu)化的、硬件空間資源極其寶貴的算術(shù)運(yùn)算電路。本文研究了算法原理及硬件實(shí)現(xiàn)并與相關(guān)研究結(jié)果作比較，表明該方案具有更低的硬件成本和時間開銷。 2．研究了加法器的通路時延故障測試?？紤]到條件和加法器及并行前置樹型加法器具有高效的進(jìn)位傳遞機(jī)制和具有高度規(guī)則的結(jié)構(gòu)，且在算術(shù)運(yùn)算電路中廣泛采用，因此本文著重對這兩類加法器進(jìn)行研究。 對條件和加法器電路結(jié)構(gòu)的可測性分析表明，原有結(jié)構(gòu)無法實(shí)現(xiàn)通路的完全可測和難以實(shí)現(xiàn)高效的并行測

4、試。本文在其電路結(jié)構(gòu)特點(diǎn)分析基礎(chǔ)上研究了一種可測性設(shè)計(jì)，使得其所有通路都能實(shí)現(xiàn)單通路可敏化這一最嚴(yán)格的時延故障測試條件，同時研究了最大可能性的并行測試。這樣的方案具有硬件成本低和測試向量少的優(yōu)點(diǎn)。在此基礎(chǔ)上，進(jìn)一步研究了一種學(xué)習(xí)策略的方法，實(shí)現(xiàn)了任意位數(shù)條件和加法器通路時延故障的測試向量生成，有效地解決了這類電路通路時延故障測試問題。 通過對并行前置樹型加法器的通路作可測性分析，結(jié)果表明其所有通路都能實(shí)現(xiàn)單通路可敏化測試。在此基

5、礎(chǔ)上研究了基于通路選擇的測試方法，選擇一組基本通路進(jìn)行測試而不必對所有通路進(jìn)行測試。這樣，減少了測試時間，提高了測試效率。 3．研究了乘法器的通路時延故障測試。通過通路時延故障的可測性分析及關(guān)鍵通路敏化問題的研究，設(shè)計(jì)了采用累加器構(gòu)成單跳變測試序列生成的通路時延故障內(nèi)建自測試測試方案。這種單跳變序列比多跳變序列更具有通路時延故障測試的強(qiáng)健性。本文方案在測試故障覆蓋率和測試向量數(shù)之間做到了良好的兼顧，仿真結(jié)果表明這樣的方法具有硬件