高k柵介質(zhì)CMOS集成電路老化模型研究.pdf

1、隨著集成電路技術(shù)的飛速發(fā)展，其工藝尺寸也越來越小，使得集成電路的集成度與功能得到大幅度的提高，然而這也為電路可靠性帶來更大挑戰(zhàn)。作為影響電路可靠性的一個重要因素，電路老化，研究者們一直對其保持著高度關(guān)注。目前關(guān)于老化的研究主要包含老化效應(yīng)模型研究與老化效應(yīng)的優(yōu)化兩個方面，并且集中于硅基MOS管與集成電路中。當(dāng)集成電路工藝尺寸縮小到45nm及以下時，為了緩解愈加嚴(yán)重的漏電流現(xiàn)象，高k材料開始引進(jìn)。本文主要是研究在高k柵介質(zhì)晶體管中，關(guān)于電

2、路老化效應(yīng)的建模問題。
　　高k材料的引進(jìn)，使得發(fā)生在NMOS管上的PBTI與TDDB效應(yīng)越來越顯著。本文針對高k材料NMOS管，通過建立電路固有時延與老化后時延的聯(lián)系，提出一種綜合PBTI與TDDB效應(yīng)的老化混合時延模型。運(yùn)用Hspice軟件在45nm、32nm、22nm以及16nm工藝庫下的實(shí)驗(yàn)結(jié)果表明，提出模型的分析數(shù)據(jù)與實(shí)際值最大誤差不超過2.5％，平均誤差大約為1.5％，驗(yàn)證了該模型的準(zhǔn)確性。并且通過反相器鏈對比試驗(yàn)，同

3、時考慮這兩種老化效應(yīng)的電路時延，比這兩種效應(yīng)分別對時延影響單純疊加的結(jié)果更加精確，因此本文為高k材料晶體管組成的電路老化時延提供了一種較為簡便的預(yù)測算法。
　　在高k材料晶體管中，基于新提出的電荷俘獲釋放機(jī)制，通過線性分析和數(shù)據(jù)擬合，研究建立基礎(chǔ)邏輯門在PBTI效應(yīng)下新的老化時延模型。通過實(shí)驗(yàn)對比，新提出的模型與Hspice仿真結(jié)果在8到12年的預(yù)測時間內(nèi)，平均誤差處于2％至4.5％之間，驗(yàn)證了模型的正確性。并且在基于不同關(guān)鍵路徑