基于FPGA的內(nèi)建自測試設(shè)計與實現(xiàn).pdf

1、隨著系統(tǒng)芯片 SOC(System-on-a-Chip)快速發(fā)展，集成電路在測試方面面臨到嚴(yán)峻的考驗。例如：產(chǎn)品的安全可靠性、產(chǎn)品的成品率、測試費用增加、測試難度、測試功耗、測試數(shù)據(jù)量和測試時間等等問題。而這些挑戰(zhàn)提升了可測性設(shè)計(DFT)在集成電路發(fā)展中的比重。自 B.Konemann等人于1980年首度提到內(nèi)建自測試（BIST）之后，人們就逐漸熱衷于對BIST的研究。在這需要指出的是BIST是DFT的一種可靠且行之有效的測試方法，其

2、是以擺脫自動測試儀(ATE)為目的的集成電路測試研究方法。BIST幾乎所有的測試功能都在一個芯片里完成，包括通過自身邏輯生成測試向量和判斷測試結(jié)果正確與否的功能，所以無需另外的測試儀器，并且可以實現(xiàn) at-speed測試和大幅度的減少測試時間。但是BIST在集成電路測試中有面臨的挑戰(zhàn)：BIST自身電路占用芯片寶貴面積、需要高速電路來提高 BIST測試效率和在大規(guī)模 SoC芯片設(shè)計中 BIST測試時間長且消耗面積大。
　　針對上述問

3、題，對規(guī)模日益增大的IC，可測性設(shè)計可以利用EDA技術(shù)提高電路的可測試性，進而保證設(shè)計出高質(zhì)量的芯片。利用EDA技術(shù)可以使 DFT自動實現(xiàn)，從而提高電路開發(fā)工作的效率；還可以通過 EDA得到高可靠性和高效的測試失量，提高了測試質(zhì)量并最終達(dá)到降低測試成本的目的。這樣的可測性設(shè)計可以獲得高故障覆蓋率，降低測試難度，急劇的減少測試時間，縮短開發(fā)周期和產(chǎn)品的上市時間。
　　FPGA作為一種典型的成熟的EDA技術(shù)，本論文提出了一種基于 FP

4、GA的BIST設(shè)計與實現(xiàn)方法。首先對BIST各部分電路進行選型和設(shè)計，且通過編寫verilog代碼，在 FPGA上逐一實現(xiàn)測試向量發(fā)生器、待測電路和特征響應(yīng)分析器，將各部分電路整合成整體的測試電路，并進行正確性的仿真實現(xiàn)；然后通過對待測電路注入單固定故障，對整體電路做 BIST的功能和性能驗證；最后將正常電路和注入故障后的電路分別進行仿真，比較兩個仿真結(jié)果來判斷有無故障存在。
　　FPGA的仿真實踐表明了基于 FPGA的BIST設(shè)