基于FPGA的內(nèi)建自測(cè)試設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著系統(tǒng)芯片 SOC(System-on-a-Chip)快速發(fā)展，集成電路在測(cè)試方面面臨到嚴(yán)峻的考驗(yàn)。例如：產(chǎn)品的安全可靠性、產(chǎn)品的成品率、測(cè)試費(fèi)用增加、測(cè)試難度、測(cè)試功耗、測(cè)試數(shù)據(jù)量和測(cè)試時(shí)間等等問題。而這些挑戰(zhàn)提升了可測(cè)性設(shè)計(jì)(DFT)在集成電路發(fā)展中的比重。自 B.Konemann等人于1980年首度提到內(nèi)建自測(cè)試（BIST）之后，人們就逐漸熱衷于對(duì)BIST的研究。在這需要指出的是BIST是DFT的一種可靠且行之有效的測(cè)試方法，其

2、是以擺脫自動(dòng)測(cè)試儀(ATE)為目的的集成電路測(cè)試研究方法。BIST幾乎所有的測(cè)試功能都在一個(gè)芯片里完成，包括通過自身邏輯生成測(cè)試向量和判斷測(cè)試結(jié)果正確與否的功能，所以無(wú)需另外的測(cè)試儀器，并且可以實(shí)現(xiàn) at-speed測(cè)試和大幅度的減少測(cè)試時(shí)間。但是BIST在集成電路測(cè)試中有面臨的挑戰(zhàn)：BIST自身電路占用芯片寶貴面積、需要高速電路來(lái)提高 BIST測(cè)試效率和在大規(guī)模 SoC芯片設(shè)計(jì)中 BIST測(cè)試時(shí)間長(zhǎng)且消耗面積大。
　　針對(duì)上述問

3、題，對(duì)規(guī)模日益增大的IC，可測(cè)性設(shè)計(jì)可以利用EDA技術(shù)提高電路的可測(cè)試性，進(jìn)而保證設(shè)計(jì)出高質(zhì)量的芯片。利用EDA技術(shù)可以使 DFT自動(dòng)實(shí)現(xiàn)，從而提高電路開發(fā)工作的效率；還可以通過 EDA得到高可靠性和高效的測(cè)試失量，提高了測(cè)試質(zhì)量并最終達(dá)到降低測(cè)試成本的目的。這樣的可測(cè)性設(shè)計(jì)可以獲得高故障覆蓋率，降低測(cè)試難度，急劇的減少測(cè)試時(shí)間，縮短開發(fā)周期和產(chǎn)品的上市時(shí)間。
　　FPGA作為一種典型的成熟的EDA技術(shù)，本論文提出了一種基于 FP

4、GA的BIST設(shè)計(jì)與實(shí)現(xiàn)方法。首先對(duì)BIST各部分電路進(jìn)行選型和設(shè)計(jì)，且通過編寫verilog代碼，在 FPGA上逐一實(shí)現(xiàn)測(cè)試向量發(fā)生器、待測(cè)電路和特征響應(yīng)分析器，將各部分電路整合成整體的測(cè)試電路，并進(jìn)行正確性的仿真實(shí)現(xiàn)；然后通過對(duì)待測(cè)電路注入單固定故障，對(duì)整體電路做 BIST的功能和性能驗(yàn)證；最后將正常電路和注入故障后的電路分別進(jìn)行仿真，比較兩個(gè)仿真結(jié)果來(lái)判斷有無(wú)故障存在。
　　FPGA的仿真實(shí)踐表明了基于 FPGA的BIST設(shè)