基于March C+算法的存儲器內(nèi)建自測試自測試設(shè)計與仿真.pdf

1、隨著信息技術(shù)的發(fā)展，IC設(shè)計更加復雜，嵌入式存儲器在SoC芯片面積中所占的比例越來越大。由于本身單元密度很高，嵌入式存儲器容易造成硅片缺陷，降低了芯片的成品率。目前，芯片的測試已成為制約系統(tǒng)集成度和規(guī)模的瓶頸，傳統(tǒng)的自動測試設(shè)備已經(jīng)不能滿足大規(guī)模集成電路測試的需求，而內(nèi)建自測試的方法已經(jīng)逐步運用到存儲器測試中。 本文分析了存儲器主要的故障模型，并對存儲器測試的各種方法進行比較，確定存儲器內(nèi)建自測試是一種比較有效的方法，在研究嵌入

2、式存儲器內(nèi)建自測試技術(shù)相關(guān)理論的基礎(chǔ)上，重點剖析了各種March測試算法特點，得出March C算法是能夠檢測存儲器各種常見故障的有效算法。 采用自頂向下的思想對存儲器內(nèi)建自測試系統(tǒng)進行設(shè)計，運用VHDL硬件描述語言描述整個系統(tǒng)結(jié)構(gòu)，使用一種改進的March C算法--March C+算法，基于有限狀態(tài)機實現(xiàn)存儲器內(nèi)建自測試電路設(shè)計，并用ModelSim SE6.2b工具進行仿真，驗證了整個設(shè)計的正確性。 本設(shè)計對傳統(tǒng)的

3、存儲器內(nèi)建自測試電路結(jié)構(gòu)進行優(yōu)化，將測試向量生成器、地址向量發(fā)生器和讀寫控制器集成在BIST控制器一個模塊中，使結(jié)構(gòu)更合理，降低了設(shè)計難度；同時避免了模塊及模塊間的通信信號過多不利于調(diào)試的缺點，而且節(jié)省了芯片面積；在系統(tǒng)時鐘頻率為5MH，仿真精度為1ns的情況下，完成整個存儲器內(nèi)建自測試所需要的時間是2.1701ms，達到減少測試時間的目的；本設(shè)計的IP具有通用性，當對其他的存儲器系統(tǒng)進行測試設(shè)計時，只需要修改本設(shè)計中存儲器輸入輸出端口