基于多掃描鏈的內建自測試設計.pdf

1、隨著系統(tǒng)復雜度的不斷提高和工藝技術的日益發(fā)展，可測性設計(DFT)已經成為超大規(guī)模集成電路(VLSI)設計所必不可少的輔助設計手段。除非采用可測性設計使日益增長的測試費用降低，否則測試費用在產品的設計開銷中將占很大比例。 內建自測試(BIST)對于基于IP核的片上系統(tǒng)(SoC)設計是一個很吸引人的測試技術。由于測試矢量生成器被嵌入到被測電路中，避免了使用昂貴的自動測試儀器，使測試成本大大降低。內建自測試的測試效率，特別是基于多掃

2、描鏈的內建自測試技術，主要體現在測試應用時間和較低的硬件開銷上。但是由于線性反饋移位寄存器(LFSR)本身存在結構依賴性，如果直接將其生成的偽隨機測試矢量加載給被測電路的各條掃描鏈，將導致多掃描鏈中測試矢量之間具有很高的相關性，故障覆蓋率達不到要求。 本課題研究的目的在于解決多掃描鏈之間測試矢量相關性問題，為故障覆蓋率的提高提供理論依據。解決這一問題的方法之一便是在線性反饋移位寄存器和被測電路之間加入移相器。移相器不僅可以大大降

3、低多掃描鏈中偽隨機測試矢量之間的高相關性，并且在故障覆蓋率相同的前提下，通過加入移相器可使階數較低的LFSR為含有掃描鏈數巨大的被測電路提供偽隨機測試矢量。 本文成功實現了基于多掃描鏈的內建自測試設計，并通過實驗與仿真驗證了移相器電路的正確性。在對移相器電路做進一步了解的基礎上，提出了移相器設計的改進算法。對比實驗，該算法可縮短移相器的設計時間，并進一步降低了其硬件開銷。使用Synopsys公司的TetraMAX工具，再次從故障