基于FPGA的WX基帶通信芯片原型驗證.pdf

1、近十年，有賴于半導體工藝技術(shù)的飛速發(fā)展，EDA——電子設(shè)計自動化(Electronic Design Automation)技術(shù)和VLSI——超大規(guī)模集成電路(Very Large Scale Integration)技術(shù)的推廣和普及十分迅速，將一個或多個CPU單元以及功能部件集成在單個芯片上已經(jīng)不再是什么夢想，我們現(xiàn)在通常將這種單個的集成芯片稱之為SOC——片上系統(tǒng)(System On Chip)。
　　SOC的整個開發(fā)過程當中

2、一般由用戶通過硬件描述語言定義整個系統(tǒng)，然后通過仿真工具進行仿真驗證，仿真驗證通過后設(shè)計人員會將設(shè)計源代碼或者設(shè)計版圖交給半導體芯片制造商進行流片[1]。然而，摩爾定律指出，驗證的復雜程度是與芯片的面積的平方成正比的，芯片單位面積容量每隔18個月增加一倍，驗證的復雜程度每隔6-9個月也就會翻一番。為了解決SOC驗證過程中的這個困難，必須進一步優(yōu)化方案，軟硬件協(xié)同驗證是當今SOC驗證的主要手段，與以往單純在軟件環(huán)境下模擬、流片后測試不同，

3、基于此項技術(shù)，軟件模塊能夠在硬件設(shè)備上高速運行[2]。例如，軟件環(huán)境下模擬1s鐘的時序行為可能要5-6個小時，在FPGA上就只是實實在在的1s鐘，差距是顯而易見的，但同時大規(guī)模集成電路設(shè)計向FPGA的移植過程，就目前來來看，效率不高也不夠智能，仍有很多問題需要解決。
　　基于以上問題，本文研究的主要內(nèi)容就是基于FPGA的SOC驗證過程中系統(tǒng)集成、代碼移植、環(huán)境搭建過程中的自動化方案，文章將結(jié)合我再中科院計算所基帶芯片原型驗證的實際