基于FPGA的全數(shù)字鎖相環(huán)的設(shè)計(jì)與應(yīng)用.pdf

1、隨著現(xiàn)代集成電路技術(shù)的發(fā)展，鎖相環(huán)已經(jīng)成為集成電路設(shè)計(jì)中非常重要的一個(gè)部分，所以對(duì)鎖相環(huán)的研究具有積極的現(xiàn)實(shí)意義。然而傳統(tǒng)的鎖相環(huán)大多是數(shù)?；旌想娐罚诠に嚿吓c系統(tǒng)芯片中的數(shù)字電路存在兼容問(wèn)題。因此設(shè)計(jì)一款與數(shù)字電路兼容的全數(shù)字鎖相環(huán)(ADPLL)很有價(jià)值。設(shè)計(jì)ADPLL可以采用數(shù)字電路設(shè)計(jì)的流程，即先編寫硬件描述語(yǔ)言，接著進(jìn)行邏輯綜合，因而ADPLL具有很強(qiáng)的可移植性。
　　 本文在描述鎖相環(huán)基本原理的基礎(chǔ)上，對(duì)全數(shù)字鎖相環(huán)中

2、的優(yōu)勢(shì)進(jìn)行了歸納總結(jié)，我們得知全數(shù)字鎖相環(huán)的優(yōu)點(diǎn)頗多，由于其具有的數(shù)字特性，ADPLL的捕獲時(shí)間也很快，所以ADPLL非常值得我們?nèi)パ芯俊?br>　　 根據(jù)對(duì)鎖相環(huán)電路的分析，確定了鎖相環(huán)的主要部件電路，給出了各個(gè)單元電路的設(shè)計(jì)，以及設(shè)定關(guān)鍵參數(shù)的程序，結(jié)合本設(shè)計(jì)的一些仿真波形詳細(xì)描述了數(shù)字鎖相環(huán)的工作過(guò)程。最后，對(duì)鎖相環(huán)在FPGA上進(jìn)行了電路性能上的測(cè)試，結(jié)果表明所設(shè)計(jì)的鎖相環(huán)性能較好，符合我們預(yù)期的要求。
　　 此外，本文