基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì)與研究.pdf

1、隨著電子技術(shù)和信息科學(xué)的快速發(fā)展，鎖相環(huán)技術(shù)在突破了很多技術(shù)困難的同時(shí)，其應(yīng)用領(lǐng)域也在不斷的擴(kuò)大，從原先在航天領(lǐng)域的應(yīng)用，如今，鎖相環(huán)已深入軍事、醫(yī)療、工業(yè)設(shè)計(jì)等諸多領(lǐng)域，目前，鎖相環(huán)已經(jīng)成為大規(guī)模集成電路、片上系統(tǒng)等高質(zhì)量電子設(shè)備中不可或缺的模塊。數(shù)字鎖相環(huán)的出現(xiàn)，使鎖相環(huán)的性能飛速提升，它很好地克服了模擬鎖相環(huán)遇到的直流部件飽和、零點(diǎn)漂移以及需要進(jìn)行初始校準(zhǔn)等一系列的問題。隨著集成電路技術(shù)的日益精進(jìn)，全數(shù)字鎖相環(huán)(ADPLL)相繼問

2、世，這種鎖相環(huán)各個(gè)模塊的結(jié)構(gòu)全部由數(shù)字電路組成，并且具備實(shí)時(shí)處理能力，以及具有抗干擾性強(qiáng)、體積小和可靠性高等優(yōu)點(diǎn)。鑒于此，論文設(shè)計(jì)了一種增減量可變計(jì)數(shù)式全數(shù)字鎖相環(huán)的結(jié)構(gòu)，并對(duì)該鎖相環(huán)進(jìn)行了電路設(shè)計(jì)和仿真分析。
　　論文研究的主要工作如下:
　　(1)對(duì)鎖相環(huán)各部件的結(jié)構(gòu)與性能進(jìn)行了系統(tǒng)分析和研究，提出了基于增減量可變計(jì)數(shù)式全數(shù)字鎖相環(huán)結(jié)構(gòu)設(shè)計(jì)方案;
　　(2)對(duì)全數(shù)字鎖相環(huán)的各模塊進(jìn)行了詳細(xì)的結(jié)構(gòu)設(shè)計(jì)與電路設(shè)計(jì)，并且