系統(tǒng)芯片中的全數(shù)字鎖相環(huán)設(shè)計(jì).pdf

1、由丁高性能、低成本已成為SoC設(shè)計(jì)的主要挑戰(zhàn)，作為片上時(shí)鐘發(fā)生器鎖相環(huán)的設(shè)計(jì)變得非常關(guān)鍵。然而傳統(tǒng)的電荷泵鎖相環(huán)作為一個(gè)數(shù)?；旌想娐?，在工藝上與系統(tǒng)芯片中的數(shù)字電路存在兼容問(wèn)題。因此在SoC系統(tǒng)中設(shè)計(jì)一款高性能的、與數(shù)字電路兼容的全數(shù)字鎖相環(huán)至關(guān)重要。 本文設(shè)計(jì)了一款面向嵌入式系統(tǒng)芯片Garfield5的全數(shù)字鎖相環(huán)IP核。首先，在分析Garfield5對(duì)鎖相環(huán)具體應(yīng)川要求的基礎(chǔ)上，確定了鎖相環(huán)IP核的總體電路結(jié)構(gòu)和各項(xiàng)性能

2、參數(shù)，建立了鎖相環(huán)的系統(tǒng)模型。然后將各項(xiàng)參數(shù)指標(biāo)分到各個(gè)模塊上，進(jìn)行單元電路的設(shè)計(jì)。由于數(shù)控振蕩器影響著鎖相環(huán)的捕獲范圍、功耗以及抖動(dòng)特性，在設(shè)計(jì)時(shí)采用全定制設(shè)計(jì)的方法，對(duì)其它數(shù)字模塊的設(shè)計(jì)則采用Verilog硬件描述語(yǔ)言RTL代碼實(shí)現(xiàn)。在后端設(shè)計(jì)中，采用了DC+Astro+Calibre的設(shè)計(jì)流程，在滿足設(shè)計(jì)指標(biāo)的基礎(chǔ)上大大縮短了設(shè)計(jì)時(shí)間。最后，對(duì)鎖相環(huán)進(jìn)行了仿真測(cè)試，并建立了時(shí)序、功能和物理模型，最終實(shí)現(xiàn)了一個(gè)可復(fù)川的鎖相環(huán)IP核。

3、由于借鑒了傳統(tǒng)的ASIC設(shè)計(jì)流程，整個(gè)電路全部由標(biāo)準(zhǔn)單元實(shí)現(xiàn)，因此這種鎖相環(huán)與數(shù)字電路完全兼容，且具有很強(qiáng)的移植性，在轉(zhuǎn)工藝時(shí)非常方便，大人縮短了上市時(shí)間。 本文設(shè)計(jì)的全數(shù)字鎖相環(huán)采用SMIC 0.18um CMOS工藝，整個(gè)芯片的面積為252gm×182μm。Itsim仿真結(jié)果表明，DCO輸出頻率為250MMHzH時(shí)，功耗為3.3mW，捕獲時(shí)間為9.8us。測(cè)試結(jié)果表明，鎖相環(huán)的捕獲頻率范同為108MHz～304MHz，D