基于IEEE 1500的層次型SoC測(cè)試技術(shù)研究.pdf

1、分類號(hào)密級(jí)UDC編號(hào)桂林電子科技大學(xué)碩士學(xué)位論文題目:題目:基于IEEE1500的層次型SoC測(cè)試技術(shù)研究（英文）（英文）ResearchonTestTechnologyfHierarchicalSoCBasedonIEEE1500研究生姓名:賀顯龍指導(dǎo)教師姓名、職務(wù)指導(dǎo)教師姓名、職務(wù):雷加教授申請(qǐng)學(xué)科門類:工學(xué)碩士學(xué)科、?？?、專業(yè):測(cè)試計(jì)量技術(shù)及儀器提交論文日期:2010年4月論文答辯日期:2010年6月2010年6月9日摘要I摘要隨

2、著集成電路制造工藝和設(shè)計(jì)水平的飛速發(fā)展，片上系統(tǒng)(SystemonChip，SoC)成為當(dāng)今集成電路設(shè)計(jì)的一大主流。但是如何對(duì)IP核以及整個(gè)SoC進(jìn)行測(cè)試卻成了設(shè)計(jì)中的一大“瓶頸”。目前，關(guān)于SoC測(cè)試方面的研究取得一定的成果。但是大多數(shù)研究沒有考慮SoC的層次架構(gòu)。隨著IP核的不斷嵌套集成，會(huì)出現(xiàn)越來越多的層次型SoC，迫切需要關(guān)于層次型SoC的測(cè)試技術(shù)和理論研究。本文在對(duì)IEEE1500標(biāo)準(zhǔn)深入研究的基礎(chǔ)上，研究了層次型IP核在測(cè)試

3、過程中父核與子核之間的約束關(guān)系，并對(duì)層次型SoC的測(cè)試環(huán)單元進(jìn)行了改進(jìn)設(shè)計(jì)。改進(jìn)后的測(cè)試環(huán)單元不僅能實(shí)現(xiàn)子核與父核的并行測(cè)試，同時(shí)測(cè)試環(huán)單元本身的可靠性得到進(jìn)一步提高。另外，針對(duì)層次型SoC的結(jié)構(gòu)和測(cè)試流程，設(shè)計(jì)了一個(gè)測(cè)試控制器，用來實(shí)現(xiàn)對(duì)層次型SoC的測(cè)試。該測(cè)試控制器同時(shí)還具有結(jié)構(gòu)簡(jiǎn)單、易擴(kuò)展升級(jí)的優(yōu)點(diǎn)。最后設(shè)計(jì)一個(gè)具有層次型SoC結(jié)構(gòu)的被測(cè)電路，并設(shè)計(jì)了一個(gè)符合IEEE1500標(biāo)準(zhǔn)的測(cè)試環(huán)，包括測(cè)試環(huán)單元的設(shè)計(jì)以及指令寄存器設(shè)計(jì)。