基于軟硬件協(xié)同設(shè)計的虛擬機(jī)的并行性研究.pdf

1、動態(tài)二進(jìn)制翻譯技術(shù)與軟硬件協(xié)同設(shè)計方法相結(jié)合，通過在硬件核心上集成專用硬件結(jié)構(gòu)實(shí)現(xiàn)指令集體系結(jié)構(gòu)，可以有效地解決虛擬機(jī)應(yīng)用中二進(jìn)制代碼兼容問題，為動態(tài)二進(jìn)制翻譯與優(yōu)化提供了一條新的思路。 本文在深入了解當(dāng)前動態(tài)二進(jìn)制翻譯與虛擬機(jī)相關(guān)技術(shù)研究現(xiàn)狀的基礎(chǔ)上，展開對軟硬件協(xié)同設(shè)計的并行虛擬機(jī)的深入研究。文中將基于軟件實(shí)現(xiàn)的動態(tài)二進(jìn)制翻譯流程劃分為代碼加載、動態(tài)翻譯和翻譯后代碼本地執(zhí)行等三個主體部分，以及在主體流程基礎(chǔ)上實(shí)現(xiàn)的動態(tài)優(yōu)化。

2、通過精心設(shè)計的硬件集成單元來完成動態(tài)翻譯過程中的代碼翻譯，和動態(tài)優(yōu)化中的目標(biāo)代碼緩存維護(hù)、源-目標(biāo)執(zhí)行代碼入口地址映射、Profile 信息收集等任務(wù)，最終實(shí)現(xiàn)動態(tài)二進(jìn)制翻譯與優(yōu)化，和翻譯后代碼的執(zhí)行，兩個線程級任務(wù)的異步并行化。文章在軟硬件協(xié)同設(shè)計二進(jìn)制翻譯處理器模型基礎(chǔ)上，提出了以提高二進(jìn)制翻譯處理器性能的硬件翻譯單元構(gòu)造算法與硬件加速優(yōu)化框架，以及動態(tài)二進(jìn)制翻譯中的線程級并行性開發(fā)，并實(shí)現(xiàn)了軟硬件協(xié)同設(shè)計虛擬機(jī)并行原型系統(tǒng)Co-d

3、esign CrossBit。本文主要的創(chuàng)新點(diǎn)包括: 1. 研究了動態(tài)二進(jìn)制翻譯的任務(wù)流程以及性能模型。根據(jù)翻譯正確性和優(yōu)化性能的要求，對任務(wù)流程的關(guān)鍵部分給出相應(yīng)的硬件支持策略和實(shí)現(xiàn)方案。在分析動態(tài)二進(jìn)制翻譯系統(tǒng)性能模型的基礎(chǔ)上，提出了通過FPGA 技術(shù)在芯片內(nèi)集成協(xié)處理器實(shí)現(xiàn)動態(tài)二進(jìn)制翻譯系統(tǒng)的線程級并行。 2.提出了并行動態(tài)二進(jìn)制翻譯模型。開發(fā)線程級并行性是提高處理器性能的重要手段。并行系統(tǒng)通過將動態(tài)二進(jìn)制翻譯的任

4、務(wù)分配到兩個處理核上執(zhí)行，將代碼翻譯、profile 信息收集、緩存維護(hù)、源-目標(biāo)執(zhí)行代碼入口地址等任務(wù)從二進(jìn)制翻譯器中源結(jié)構(gòu)指令執(zhí)行的關(guān)鍵路徑上分離出來，提高系統(tǒng)的性能與實(shí)時性。 3.為了驗(yàn)證本文工作的正確性與性能優(yōu)勢，文章最后實(shí)現(xiàn)了原型翻譯系統(tǒng)。設(shè)計的軟硬件協(xié)同動態(tài)二進(jìn)制翻譯系統(tǒng)成功地實(shí)現(xiàn)了從用戶級IA-32 整數(shù)指令到目標(biāo)結(jié)構(gòu)PowerPC的翻譯與執(zhí)行，根據(jù)標(biāo)準(zhǔn)SPEC基準(zhǔn)測試程序，使得動態(tài)二進(jìn)制翻譯過程的正確性與本文提出

5、算法的性能優(yōu)勢得到了驗(yàn)證。 實(shí)驗(yàn)表明，軟硬件協(xié)同設(shè)計虛擬機(jī)可以很好的解決向新體系結(jié)構(gòu)遷移時的各種兼容性問題。精心設(shè)計的硬件支持部件和硬件加速優(yōu)化算法可以進(jìn)一步提高動態(tài)二進(jìn)制翻譯的性能?？刹⑿袌?zhí)行硬件集成單元的引入使處理器的執(zhí)行任務(wù)得到極大簡化，并可以靈活利用并行化技術(shù)。指令集結(jié)構(gòu)的實(shí)現(xiàn)與底層執(zhí)行機(jī)制實(shí)現(xiàn)的分離也為軟硬件升級帶來很大的靈活性。總之，動態(tài)二進(jìn)制翻譯技術(shù)與軟硬件協(xié)同設(shè)計相結(jié)合的虛擬機(jī)系統(tǒng)，在有效解決二進(jìn)制代碼兼容問題的