多IP復(fù)用SOC的可靠性研究與驗(yàn)證.pdf

1、SOC(System On Chip)是近年來逐漸興起的新型集成電路設(shè)計技術(shù)，它以傳統(tǒng)的集成電路設(shè)計技術(shù)為基礎(chǔ)，但又不同于傳統(tǒng)的集成電路設(shè)計技術(shù)，實(shí)現(xiàn)了集成電路設(shè)計技術(shù)從“自下而上”到“自上而下”的質(zhì)的變化。SOC設(shè)計方法的基礎(chǔ)構(gòu)件是功能模塊和子系統(tǒng)。這種芯片含有一個或多個主要的功能模塊，如CPU核心、數(shù)字信號處理核心和其他的專門處理功能模塊，還還含有一些其他的功能模塊，如靜態(tài)RAM、ROM、EPROM、閃存、動態(tài)RAM以及通用或?qū)Ｓ肐

2、/O功能模塊，這些功能模塊以標(biāo)準(zhǔn)的IP形式實(shí)現(xiàn)。 SOC實(shí)現(xiàn)了電子設(shè)計從PCB板級系統(tǒng)設(shè)計到芯片級系統(tǒng)設(shè)計的飛躍。隨著設(shè)計復(fù)雜度的增大，可靠性成為SOC設(shè)計中一個重要的研究課題。本課題我們就是基于這樣一個現(xiàn)實(shí)，對SOC設(shè)計中的可靠性問題進(jìn)行了深入的研究，在設(shè)計過程中采取了全面的可靠性策略，使所設(shè)計的SOC盡可能的達(dá)到比較高的可靠性，能夠應(yīng)用于高可靠性應(yīng)用領(lǐng)域。本課題中設(shè)計的SOC采用AMBA總線協(xié)議，符合SPARC V8構(gòu)架。

3、本文中我們采用奇偶校驗(yàn)、TMR(三模冗余)寄存器、片上EDAC、流水線重起和強(qiáng)迫CACHE不命中等多層次容錯機(jī)制來提高SOC的可靠性。文中分析了這幾種容錯機(jī)制的設(shè)計原理，介紹了片上研究的著眼點(diǎn)，并給出了主IP核的VHDL代碼。幾乎所有的CPU都采用一些奇偶校驗(yàn)、流水線重啟等常規(guī)容錯措施，像IBM S/390 G5還采用了寫階段以前的全部流水線復(fù)制技術(shù)，Intel Itanium采用了混合ECC和校驗(yàn)編碼等技術(shù)，但都沒該SOC這樣采用如此

4、全面的容錯措施。經(jīng)驗(yàn)證所設(shè)計的SOC具有很高的可靠性。 驗(yàn)證是SOC設(shè)計中的一個難點(diǎn)。SOC中需要集成大量的IP核，IP核并不是獨(dú)立存在的，各IP核之間存在著數(shù)據(jù)交互和總線競爭，只有通過IP核協(xié)同驗(yàn)證才能接近真實(shí)情況。SOC的規(guī)模和功能在不斷急劇膨脹，使得設(shè)計驗(yàn)證日益重要，向業(yè)界提出了巨大挑戰(zhàn)，已成為了整個SOC設(shè)計流程的瓶頸。現(xiàn)存有許多驗(yàn)證方法，都有自己的優(yōu)缺點(diǎn)。本文中我們根據(jù)自己所設(shè)計SOC的特點(diǎn)，搭建了一個基于大容量FP

5、GA的SOC邏輯驗(yàn)證平臺，并用此平臺對所設(shè)計的SOC進(jìn)行了邏輯功能驗(yàn)證。結(jié)果顯示此平臺能夠可靠運(yùn)行，所設(shè)計的SOC也能在該平臺上順利運(yùn)行并具有很高的可靠性。同時，我們用ALTERA公司的nios ii核配置了SOPC并用所搭建的驗(yàn)證平臺進(jìn)行邏輯功能驗(yàn)證，結(jié)果所配置的SOPC能夠在平臺上順利運(yùn)行并得到了邏輯功能驗(yàn)證，所搭建的驗(yàn)證平臺可作為通用的SOC驗(yàn)證平臺。本課題屬于開發(fā)研究型課題，是為實(shí)際應(yīng)用服務(wù)的。對任何一個應(yīng)用系統(tǒng)來說，可靠性是首