硅基應變CMOS研究與設計.pdf

1、從第一個晶體管的發(fā)明到超大規(guī)模集成電路出現(xiàn)，Si基半導體工藝取得了一系列重大突破。Si材料為主體，以集成密度高、靜態(tài)功耗低、速度快的CMOS已成為集成電路的主流技術(shù)。目前，特征尺寸為45nm的集成電路已經(jīng)開始批量生產(chǎn)，而根據(jù)ITRS(International Technology Roadmap of Semiconductor)Roadmap的最新預測，到2015年，21nm特征尺寸的工藝技術(shù)將進入生產(chǎn)階段。
　　 然而，隨

2、著集成電路集成度的不斷提高，特征尺寸不斷縮小，出現(xiàn)了一系列材料、器件物理、器件結(jié)構(gòu)和工藝技術(shù)等方面的問題，尤其是遷移率退化問題限制了器件性能的進一步提升。Si基應變技術(shù)因其能顯著提高MOS器件的載流子遷移率，克服了體Si材料的不足，且與傳統(tǒng)工藝有良好的兼容性，從而可以充分發(fā)揮Si集成技術(shù)的潛力，成為進一步延伸摩爾定律的重要技術(shù)手段之一，為Si基器件和集成電路的高速、高頻化發(fā)展開辟了新的技術(shù)途徑。
　　 本論文重點研究Si基雙軸應

3、變CMOS關鍵理論與技術(shù)，主要包括Si基應變材料基本物理屬性，MOS器件物理模型及其電學特性，Si基應變CMOS的參數(shù)設計及工藝實現(xiàn)。主要研究工作和成果如下：
　　 1.應變CMOS器件結(jié)構(gòu)是高速/高性能集成電路的基本單元，本文基于應變增強遷移率機理和異質(zhì)結(jié)能帶理論，提出了三種Si基應變CMOS器件結(jié)構(gòu)模型：Si/SiGe/Si量子阱溝道CMOS、應變Si/SiGe CMOS和Si/SiGe/SiGe雙應變CMOS。Si/SiG

4、e/Si量子阱溝道CMOS，以SiGe量子阱作為pMOS的導電溝道，以表面Si帽層作為nMOS電子導電溝道，該結(jié)構(gòu)通過顯著提高pMOS的性能來提升CMOS的性能；應變Si/SiGe CMOS以應變Si層作為n/pMOS的導電溝道，可同時提高n/pMOS的性能。Si/SiGe/SiGe雙應變CMOS以壓應變SiGe作為pMOS的導電溝道，以應變Si帽層作為nMOS的導電溝道，該結(jié)構(gòu)能同時提高n/pMOS載流子的遷移率從而提高CMOS性能。

5、
　　 2.閾值電壓是MOS器件關鍵參數(shù)，因此本文針對所提出的三種CMOS器件結(jié)構(gòu)分別建立了其pMOS和nMOS閾值電壓模型，并在模型中采用了P+多晶SiGe柵可實現(xiàn)CMOS中n/pMOS閾值電壓的匹配。對所建模型進行了仿真分析，獲得了閾值電壓與器件幾何結(jié)構(gòu)參數(shù)和材料物理參數(shù)的變化規(guī)律，并與實驗結(jié)果達成一致。同時針對Si/SiGe/Si量子阱pMOS和Si/SiGe/SiGe應變pMOS結(jié)構(gòu)中存在的寄生溝道，通過仿真結(jié)果提出了通

6、過調(diào)制表面Si層厚度和Ge組分實現(xiàn)抑制寄生溝道開啟的有效方法。并針對應變Si n/pMOS建立了考慮速度過沖效應的I-V特性模型。
　　 3.鑒于小尺寸n/pMOS器件漏致勢壘降低效應十分顯著，本文采用電荷共享理論建立了小尺寸應變Si n/pMOS閾值電壓模型，并研究分析了漏致勢壘降低效應對器件閾值電壓的影響，為小尺寸應變CMOS設計與制造奠定了基礎。
　　 4.研制了應變器件結(jié)構(gòu)材料，采用XRD、TEM和Raman s

7、pectra等方法對所制備的材料進行檢測，結(jié)果表明材料結(jié)晶狀況良好，缺陷密度低于105cm-2，器件結(jié)構(gòu)材料性能優(yōu)越，滿足器件要求。
　　 5.基于所建器件結(jié)構(gòu)模型和閾值電壓模型，結(jié)合現(xiàn)有工藝條件，分別設計了應變Si/SiGe CMOS和Si/SiGe/Si量子阱CMOS的器件參數(shù)。在分析關鍵工藝對器件性能影響及工藝優(yōu)化的基礎上，研制出了應變Si/SiGe CMOS和Si/SiGe/Si量子阱CMOS器件。測試結(jié)果表明：應變Si