超深亞微米IC后端設(shè)計中關(guān)鍵技術(shù)研究.pdf

1、集成電路產(chǎn)業(yè)進入了超深亞微米工藝的SoC(Systemon Chip)時代，設(shè)計規(guī)模越來越大，工藝的特征尺寸越來越小，集成電路設(shè)計方法面臨諸多新的挑戰(zhàn)。在高速電路中，連線間耦合電容產(chǎn)生的串擾噪聲會導(dǎo)致大量的時序違規(guī)，甚至邏輯錯誤；而IR_drop會引起芯片性能的降低，嚴重時會導(dǎo)致芯片失效；另外，天線效應(yīng)也嚴重影響著設(shè)計的可靠性。上述三個因素，互連線之間耦合串擾、電源IR_Drop和天線效應(yīng)已成為集成電路后端設(shè)計工程師在設(shè)計階段必須謹慎考

2、慮的問題。
　　本文首先對相鄰連線間的串擾進行了研究，利用RLC模型進行HSPICE仿真，分析影響串擾的因素，得到了減小和修復(fù)串擾的理論依據(jù)和實踐方法。IR_drop是由于電源網(wǎng)絡(luò)中導(dǎo)線電阻產(chǎn)生的電壓損耗，在串擾分析之后介紹了直流電壓降的概念和影響，由于5％的IR_drop會引起7%的延時，為了降低IR_drop，本文給出了后端設(shè)計中降低IR_drop的設(shè)計方法；接著從天線產(chǎn)生的原理出發(fā)，研究分析跳線法、插入緩沖器以及插入反偏二極

3、管這三種后端設(shè)計中消除天線效應(yīng)的方法?；谏鲜鲅芯糠治?，結(jié)合實際項目，在邏輯綜合、自動布局布線過程中采取相應(yīng)措施減小串擾引起的設(shè)計違規(guī)；利用IR_drop分析結(jié)果，在電源規(guī)劃階段設(shè)計科學(xué)的電源網(wǎng)絡(luò)，使得設(shè)計沒有IR_drop違例；利用消除天線效應(yīng)的辦法，在布線和版圖驗證階段消除天線效應(yīng)。本文在和艦180納米CMOS工藝下，在G.722.2語音解碼芯片的后端設(shè)計中實踐了減小和修復(fù)串擾、降低IR_drop和消除天線效應(yīng)的方法，完成了G.72