百萬門級(jí)SOC芯片深亞微米物理設(shè)計(jì)的方法.pdf

1、集成電路技術(shù)一直在迅猛發(fā)展，如今已經(jīng)步入超大規(guī)模集成(VLSI)，深亞微米(DSM)工藝時(shí)代，而系統(tǒng)級(jí)芯片的設(shè)計(jì)已經(jīng)成為業(yè)界熱點(diǎn)。而伴隨著特征尺寸逐漸縮小，集成度和規(guī)模的不斷提高，各種寄生效應(yīng)對(duì)芯片性能的影響也越來越嚴(yán)重，甚至造成設(shè)計(jì)的失敗。芯片的物理設(shè)計(jì)在電源，時(shí)序，信號(hào)完整性方面都將面臨著巨大的挑戰(zhàn)。如果仍使用傳統(tǒng)物理設(shè)計(jì)流程，耗時(shí)長且可能難以達(dá)到設(shè)計(jì)收斂，必須探索新的設(shè)計(jì)方法學(xué)來加速設(shè)計(jì)進(jìn)程，保證芯片物理設(shè)計(jì)的質(zhì)量。
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2、文在研究和闡述深亞微米條件下超大規(guī)模系統(tǒng)級(jí)芯片的物理設(shè)計(jì)的方法的同時(shí)，基于CADENCEENCOUNTER平臺(tái)實(shí)現(xiàn)了一款五百萬門的商用多媒體芯片的物理設(shè)計(jì)。文中詳細(xì)的介紹了SOC芯片物理設(shè)計(jì)實(shí)施過程中的全局定義，電源規(guī)劃，宏單元和標(biāo)準(zhǔn)單元的布局，時(shí)鐘樹綜合，布線，時(shí)序優(yōu)化等步驟；深入分析了串?dāng)_噪聲，電源壓降，電子遷移，天線效應(yīng)的產(chǎn)生原理及對(duì)芯片的危害，并提出相應(yīng)的解決方案；綜合考慮本項(xiàng)目的特點(diǎn)和要求制定了合適的保證芯片時(shí)序收斂和低功耗的