低介電常數(shù)介質(zhì)膜對器件封裝工藝的影響和封裝工藝的優(yōu)化.pdf

1、近十年來,集成電路產(chǎn)業(yè)的發(fā)展是非常迅猛的,尤其是表現(xiàn)在電腦主板的南北橋控制芯片和高速視頻處理芯片。各大芯片廠商為了突顯其技術(shù)的前瞻性,在每一次推出新型產(chǎn)品的時候,總是特別強調(diào)了新材料的運用。
　　 作為半導體封裝技術(shù)的工程師,深知芯片制造技術(shù)和封裝技術(shù)的緊密相關(guān)性。因此,需要及時了解芯片制造過程中,所運用的新材料、新工藝及其特性,并思考相對應的解決方案,避免封裝工藝技術(shù)的滯后。
　　 如今在各大半導體封裝企業(yè)里,對于低介

2、電常數(shù)介質(zhì)膜(Low k Dielectric)晶元的封裝,出現(xiàn)了越來越多的質(zhì)量異常(Quality Issue)從而導致的低良品率(Low Yield),給企業(yè)造成了不同程度的效率和成本損失。其缺陷模式主要有兩種:晶元切割(wafer Saw)過程中的崩裂(Chipping)和芯片焊線過程中的剝離(Peeling)。
　　 日月光封裝測試(上海)有限公司,是屬于臺灣日月光集團,作為全球最大的半導體封裝企業(yè),在2002年進駐上海

3、浦東張江高科技園區(qū),專業(yè)從事半導體的封裝和測試業(yè)務。封裝產(chǎn)品形式覆蓋了扁平引腳封裝(Quad Flat Package,QFP)、球柵陣列封裝(Ball Grid Array,BGA)、多模組芯片封裝(Multi-chipModule,MCM)和系統(tǒng)嵌入封裝(System in Package,SiP)等。近些年來,隨著Low K介質(zhì)膜晶元被終端客戶和上游晶元廠(SMIC、GSMC、TSMC)的廣泛運用,要求我們必須盡快改善Low K介