Garfield的可測(cè)性設(shè)計(jì)技術(shù)研究.pdf

1、集成電路規(guī)模的不斷增大使得生產(chǎn)測(cè)試變得越來(lái)越復(fù)雜，傳統(tǒng)測(cè)試方法已經(jīng)越來(lái)越不能滿足現(xiàn)代測(cè)試的需要。因此可測(cè)性設(shè)計(jì)(DFT)作為集成電路設(shè)計(jì)中的一環(huán)顯得更加重要。 通過(guò)可測(cè)性設(shè)計(jì)，可以提高測(cè)試矢量的故障覆蓋率、降低矢量生成難度從而降低測(cè)試成本。本課題主要實(shí)現(xiàn)了東南大學(xué)國(guó)家專用集成電路系統(tǒng)工程技術(shù)研究中心自主研發(fā)的系統(tǒng)芯片-Garfield的可測(cè)性設(shè)計(jì)。 本文首先介紹了Garfield的整體結(jié)構(gòu)，并由此規(guī)劃芯片的整體測(cè)試方案。

2、根據(jù)不同功能模塊特點(diǎn)，制定不同的測(cè)試方案和可測(cè)性方法。嵌入式存儲(chǔ)器測(cè)試采用了內(nèi)建自測(cè)試(BIST)，實(shí)現(xiàn)了四種March算法，覆蓋了常見(jiàn)的存儲(chǔ)器故障類型。隨機(jī)邏輯單元采用全掃描可測(cè)性設(shè)計(jì)。 在掃描設(shè)計(jì)中主要考慮如何實(shí)現(xiàn)對(duì)電路中一系列信號(hào)的控制，以得到高可控性和可觀察性。同時(shí)，因?yàn)榭紤]到測(cè)試時(shí)序的問(wèn)題，基于芯片本身特點(diǎn)構(gòu)建了一種滿足時(shí)序收斂的掃描鏈結(jié)構(gòu)。隨后在后端處理流程中，基于單元的物理位置信息對(duì)掃描鏈寄存器進(jìn)行排序，優(yōu)化了設(shè)計(jì)

3、。完成隨機(jī)邏輯單元的設(shè)計(jì)后，針對(duì)單固定故障和I：DDQ故障進(jìn)行了測(cè)試矢量生成，覆蓋率分別達(dá)到了95.44％和97.12％，隨后進(jìn)行了靜態(tài)和動(dòng)態(tài)驗(yàn)證保證了矢量的正確性?？紤]到時(shí)序測(cè)試的重要性，本文還介紹了時(shí)序測(cè)試的原理和應(yīng)用，并在設(shè)計(jì)中采用一種快速掃描使能單元，該單元可產(chǎn)生全速使能信號(hào)，滿足時(shí)序要求，該方法在后端物理設(shè)計(jì)中也易于處理。最后對(duì)轉(zhuǎn)換故障以及路徑延遲故障進(jìn)行了矢量生成，覆蓋率分別達(dá)到91.99％和12.96％，滿足大規(guī)模生產(chǎn)測(cè)試