系統(tǒng)級(jí)芯片的測(cè)試與可測(cè)性設(shè)計(jì)研究.pdf

1、隨著微電子技術(shù)的飛速發(fā)展，集成電路與系統(tǒng)的日益復(fù)雜，傳統(tǒng)的測(cè)試模型和測(cè)試方法顯得難以勝任，測(cè)試開銷急遽增加。測(cè)試人員根據(jù)已經(jīng)設(shè)計(jì)好的系統(tǒng)來制定測(cè)試方案的傳統(tǒng)方法已經(jīng)不能適應(yīng)實(shí)際測(cè)試的要求?；谝陨峡紤]，本文從如何有效提高測(cè)試性能、減輕對(duì)自動(dòng)測(cè)試設(shè)備(ATE)的依賴和要求以及系統(tǒng)級(jí)芯片的可測(cè)性這一角度來研究模數(shù)混合信號(hào)系統(tǒng)芯片的測(cè)試。 首先，研究了系統(tǒng)級(jí)芯片的診斷策略和測(cè)試點(diǎn)的優(yōu)選，研究了PODEM算法和SCOAP測(cè)度，并通過實(shí)例

2、研究了可控制性參數(shù)值提高的方法，同時(shí)還討論了數(shù)?；旌闲盘?hào)系統(tǒng)的高層次建模問題，將混合信號(hào)系統(tǒng)進(jìn)行高層次可測(cè)性綜合是解決系統(tǒng)級(jí)芯片測(cè)試問題的發(fā)展方向。進(jìn)而，本文重點(diǎn)研究了可測(cè)性設(shè)計(jì)的一般方法，包括針對(duì)數(shù)字系統(tǒng)以及模擬數(shù)字混合系統(tǒng)的掃描測(cè)試、內(nèi)建自測(cè)試的實(shí)現(xiàn)方法和IDDQ測(cè)試的原理和實(shí)現(xiàn)等。將掃描測(cè)試進(jìn)行可測(cè)性綜合的優(yōu)點(diǎn)是不僅可以進(jìn)行器件的功能測(cè)試，還可以進(jìn)行互連測(cè)試和板級(jí)的器件存在性測(cè)試。本文還在同一芯片內(nèi)部用FPGA實(shí)現(xiàn)了內(nèi)建自測(cè)試的測(cè)

3、試向量發(fā)生器、被測(cè)內(nèi)核和特征分析器，ModelSim和VeriLoggerPro軟件仿真結(jié)果表明了該方法的正確有效和快速性。它是解決系統(tǒng)級(jí)芯片的嵌入式內(nèi)核測(cè)試的一種有效方法。本文研究了IDDQ測(cè)試的原理和實(shí)現(xiàn)步驟，以及隨著電路特征(線寬)的收縮，IDDQ測(cè)試的有效性降低的改善方法。本文最后還提出了一種新的基于廣義互測(cè)試(GMTC)和神經(jīng)網(wǎng)絡(luò)(ANN)相結(jié)合的診斷方法，該方法是針對(duì)大規(guī)模集成電路的模塊級(jí)故障診斷。MATLAB與ORCAD軟