DSP芯片的可測性設計研究.pdf

1、隨著深亞微米集成電路技術的不斷成熟，集成電路規(guī)模的不斷擴大，系統(tǒng)芯片測試的復雜度遠遠超出了人們的想象。芯片的測試問題成為制約整個行業(yè)發(fā)展的瓶頸。如何在設計初期就開始考慮并解決設計完成后的測試問題，已經是芯片設計領域的重要課題。本文在對系統(tǒng)芯片可測試性設計的理論作了較為深入的研究基礎上，對一款DSP芯片的測試控制體系和乘法器，SRAM的測試進行了研究和設計。 對于測試系統(tǒng)控制模塊的設計，主要以IEEE1149.1邊界掃描協(xié)議規(guī)定的

2、測試傳輸狀態(tài)機為核心邏輯，同時，參考用于Soc測試的IEEEP1500理論，加入特殊的測試指令和數(shù)據(jù)寄存器，實現(xiàn)測試控制操作。 乘法器的設計主要考慮到不同實現(xiàn)結構對模塊在速度和面積等性能上的影響，通過FPGA實現(xiàn)對比當前常見的乘法器結構，決定采用改進布斯算法陣列結構實現(xiàn)乘法器。對于它的測試，測試向量產生借助于自動測試模式生成器(automatictestpatterngenerator，ATPG)，同時植入內部測試掃描鏈完成整個

3、乘法器模塊的測試。 對于存儲模塊SRAM的測試，用內建自測試(BIST，Built-inSelf-test)的方法完成，在分析SRAM常見故障模型以及測試算法后，對現(xiàn)有的March算法進行改進，采用March13n作為本設計測試算法，測試結果表明它可以覆蓋絕大多數(shù)的故障；同時，對BIST實現(xiàn)的各電路功能模塊，比如自測試控制器等進行了細致的研究和分析。最終從BIST硬件電路帶來的系統(tǒng)額外開銷來分析，該測試完全達到設計要求。