堆疊芯片級(jí)封裝設(shè)計(jì)中信號(hào)完整性問(wèn)題的研究.pdf_第1頁(yè)
已閱讀1頁(yè)，還剩77頁(yè)未讀， 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說(shuō)明：本文檔由用戶(hù)提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡(jiǎn)介

1、近年來(lái)，消費(fèi)電子產(chǎn)品已經(jīng)取得快速發(fā)展，隨著時(shí)鐘頻率的提高，發(fā)現(xiàn)和解決信號(hào)完整性問(wèn)題已越來(lái)越關(guān)鍵。同時(shí)考慮信號(hào)完整性和可制造性以及制造成本的電學(xué)指導(dǎo)原則對(duì)產(chǎn)品封裝設(shè)計(jì)具有重大意義。本論文首先總結(jié)出通過(guò)設(shè)計(jì)改善堆疊芯片級(jí)封裝信號(hào)完整性的方法，包括縮短線(xiàn)長(zhǎng)，增加線(xiàn)寬和間距，電源、地網(wǎng)絡(luò)連通，數(shù)據(jù)信號(hào)線(xiàn)長(zhǎng)匹配，分支線(xiàn)長(zhǎng)匹配，時(shí)鐘信號(hào)屏蔽，環(huán)路面積最小化等。通過(guò)理論分析，在一定假設(shè)和參數(shù)選擇的基礎(chǔ)上，作者自行設(shè)計(jì)測(cè)試電路，畫(huà)出基板布線(xiàn)圖，建立三維

溫馨提示

  • 1. 本站所有資源如無(wú)特殊說(shuō)明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶(hù)所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁(yè)內(nèi)容里面會(huì)有圖紙預(yù)覽，若沒(méi)有圖紙預(yù)覽就沒(méi)有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫(kù)僅提供信息存儲(chǔ)空間，僅對(duì)用戶(hù)上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對(duì)用戶(hù)上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請(qǐng)與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶(hù)因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

評(píng)論

0/150

提交評(píng)論