8-bit CPU硬核設(shè)計研究.pdf

1、隨著半導(dǎo)體技術(shù)和系統(tǒng)設(shè)計技術(shù)的發(fā)展，SoC技術(shù)憑借其成本低、功耗小、集成度高等優(yōu)勢廣泛應(yīng)用于嵌入式系統(tǒng)中，并成為集成電路發(fā)展的必然趨勢。SoC芯片是一個復(fù)雜的系統(tǒng)，為了在規(guī)定時間內(nèi)完成設(shè)計，并提高設(shè)計的可靠性，只有使用基于IP復(fù)用的SoC設(shè)計方法。IP硬核由于其性能可靠、使用方便而得到了IC業(yè)界的重視，嵌入式微處理器的IP硬核更是廣泛應(yīng)用于各種應(yīng)用系統(tǒng)中。 本文主要研究了基于SoC的CPU IP硬核設(shè)計方法。在IBM 0.18μ

2、m CMOS工藝下，實現(xiàn)了一個8-bit CPU(80C51)的IP硬核，時鐘頻率100MHz，版圖面積3.254mm2，功耗65.397mW。 本文首先從系統(tǒng)結(jié)構(gòu)、特征參數(shù)、接口信號和指令集等幾個方面對80C51的結(jié)構(gòu)進(jìn)行了較為詳細(xì)的分析，然后對IP硬核設(shè)計過程中的關(guān)鍵技術(shù)點(diǎn)——邏輯綜合的約束設(shè)置和版圖設(shè)計方法作了較為深入的研究，并在此基礎(chǔ)上提出了一種適合于SoC設(shè)計的CPU硬核設(shè)計方法。 邏輯綜合是在標(biāo)準(zhǔn)單元庫和特定

3、的設(shè)計約束的基礎(chǔ)上，將設(shè)計的高層次描述轉(zhuǎn)換為優(yōu)化的門級網(wǎng)表的過程，是數(shù)字集成電路IP硬核設(shè)計過程中的一項重要技術(shù)，而邏輯綜合的約束設(shè)置又是邏輯綜合技術(shù)的關(guān)鍵。邏輯綜合的約束設(shè)置包括約束條件的設(shè)置和可綜合HDL類型的選擇。約束條件主要包括設(shè)計環(huán)境和設(shè)計約束兩個方面，設(shè)計環(huán)境主要包括工作條件、線載模型以及系統(tǒng)接口的驅(qū)動/扇出能力；設(shè)計約束用來設(shè)定綜合的目標(biāo)與規(guī)則，主要包括設(shè)計規(guī)則約束和優(yōu)化約束。可綜合HDL類型的選擇主要指HDL的編碼風(fēng)格、

4、設(shè)計劃分策略以及邏輯推斷的選擇。 版圖設(shè)計主要包括布局規(guī)劃、布局布線、時鐘樹綜合以及版圖驗證等，最終產(chǎn)生用于流片的標(biāo)準(zhǔn)版圖數(shù)據(jù)格式文件，是數(shù)字集成電路IP硬核設(shè)計過程中的又一項重要技術(shù)。平面式版圖設(shè)計方法采用門級網(wǎng)表文件作為輸入，在導(dǎo)入網(wǎng)表的同時實現(xiàn)邏輯層次展平，適用于中小規(guī)模的版圖設(shè)計中。針對平面式版圖設(shè)計方法無法處理大規(guī)模SoC芯片的問題，引入了一種層次式的版圖設(shè)計方法，其主要設(shè)計流程包括物理層次重構(gòu)、布局規(guī)劃、模塊級布局布