基于BIST的帶時延故障的FPGA測試.pdf

1、隨著超大規(guī)模集成電路的迅速發(fā)展，90納米技術(shù)已經(jīng)應(yīng)用，上千萬門的集成電路已經(jīng)產(chǎn)生。一方面，芯片封裝越來越小，引腳越來越密，印制電路飯的密度日益增大，芯片的互連測試成為一個亟待解決的問題。另一方面，芯片或功能模塊內(nèi)部有很多節(jié)點無法探測，對這些節(jié)點和功能塊測試是又一個測試的難題。隨著集成電路的進一步發(fā)展，使用外部設(shè)備測試電路板將更加困難。近年來提出的可測性設(shè)計(DesignforTestability,DFT)成了解決上述測試問題的有效途徑

2、。自測試時常是在軟件中實現(xiàn)的，但一種純軟件自測試方法在系統(tǒng)級滿足要求時，會有若干缺點。這種測試可能診斷分辨率差。此外，一種良好的軟件式測試可能開發(fā)時間很長、很慢，而且費用大。一種越來越受到注意的方法是內(nèi)建自測試(BuiltinSelfTest,BIST)一也就是在硬件本身中實現(xiàn)自測試。然而相比工程領(lǐng)域，國內(nèi)對現(xiàn)場可編程門陣列(FieldProgrammableGateArray,FPGA)的BIST測試技術(shù)成功應(yīng)用的報道并不多，作者的工

3、作就是基于以上事實展開的。本論文主要討論的是可編程邏輯器件FPGA的BIST理論、方法和應(yīng)用。重點對BIST測試生成算法、設(shè)計、應(yīng)用進行了探討。 本文討論了BIST設(shè)計原理和方法，研究了FPGA故障模型，基于這些模型、原理和方法，研究了BIST測試激勵的產(chǎn)生和測試響應(yīng)的分析方法，對測試激勵產(chǎn)生器和測試響應(yīng)分析器進行了改進，提出一種基于遺傳算法(GenerationAlgorithm,GA)和線性反饋移位寄存器(LinearFee