SOC測(cè)試數(shù)據(jù)壓縮與測(cè)試生成技術(shù)研究.pdf

1、隨著集成電路制造技術(shù)的快速發(fā)展,系統(tǒng)芯片(System on a Chip,SoC)逐漸成為現(xiàn)實(shí)。SoC將一個(gè)完整的系統(tǒng)集成在單個(gè)芯片上,從而縮小了系統(tǒng)的體積;SoC采用基于IP(Intellectual Property,知識(shí)產(chǎn)權(quán))核的設(shè)計(jì)方法,從而縮短了設(shè)計(jì)周期,降低了芯片成本。SoC技術(shù)使得芯片的集成度和速度迅速提高,芯片測(cè)試的復(fù)雜性和測(cè)試數(shù)據(jù)量隨之激增,而自動(dòng)測(cè)試設(shè)備的傳輸速度、通道數(shù)目、存儲(chǔ)容量卻非常有限,導(dǎo)致SoC的測(cè)試時(shí)間

2、過(guò)長(zhǎng),測(cè)試成本急劇上升,SoC測(cè)試面臨著嚴(yán)峻的挑戰(zhàn)。
　　本文主要研究了測(cè)試數(shù)據(jù)壓縮和內(nèi)建自測(cè)試生成優(yōu)化技術(shù)。從片外和片內(nèi)不同角度,研究如何減少SoC的測(cè)試數(shù)據(jù)、縮短測(cè)試時(shí)間。在測(cè)試數(shù)據(jù)壓縮技術(shù)方面,設(shè)計(jì)了一種編/解碼壓縮方法。該編碼將測(cè)試數(shù)據(jù)劃分為幾種不同類型的序列,針對(duì)不同序列各自的特征以及彼此之間的關(guān)系,通過(guò)基于游程的編/解碼方法,對(duì)測(cè)試數(shù)據(jù)進(jìn)行編/解碼。仿真驗(yàn)證表明:該編碼能有效地壓縮測(cè)試數(shù)據(jù),尤其對(duì)‘0’出現(xiàn)概率不太高的