基于多特征序列編碼的SoC測試數(shù)據(jù)壓縮方法研究.pdf

1、隨著基于IP核復用的系統(tǒng)芯片(System-on-a-Chip，SoC)設計技術的出現(xiàn)，極大的增加了芯片設計產量且縮短了產品投放市場的時間，然而隨著集成的IP核數(shù)目的增加，使得芯片測試所需的測試數(shù)據(jù)量也飛速增加；同時，由于自動測試設備(Auto Test Equipment，ATE)的昂貴，使得SoC的測試成本飛速上升，SoC的測試問題已經受到越來越廣泛的關注。為了解決SoC測試數(shù)據(jù)量過大的問題，一種最直接有效的方法就是對測試數(shù)據(jù)進行壓

2、縮。 本論文在分析了幾種測試數(shù)據(jù)編碼壓縮的基礎上，提出了兩種新的編碼壓縮方案，其中主要內容有： (1)介紹了測試技術基礎以及SoC測試中遇到的問題，總結了目前測試數(shù)據(jù)壓縮技術的國內外研究成果，主要可分為內建自測試和外建自測試兩類壓縮方法。并針對兩類方法都舉出一些主要的方案進行闡述，剖析其內在原理及特點。 (2)第一種方案--對多特征序列編碼的方案。FDR碼只對0游程編碼，對連續(xù)的1和交替序列的編碼效率很低，因此提

3、出了針對測試數(shù)據(jù)中四種特征序列進行編碼的策略。主要思想是將測試集看成由四種特征序列組成的數(shù)據(jù)流，對不同的序列采用同等的編碼規(guī)則，提高編碼效率。并在FDR碼的基礎上，提出了兩種針對多特征序列的編碼規(guī)則，并給出其解碼硬件結構。 (3)第二種方案--針對變長輸入Huffman碼方案中只對0游程長度進行統(tǒng)計編碼的缺陷，提出一種新的基于游程長度的統(tǒng)計模式集合，根據(jù)新的集合對測試集中各種游程長度的出現(xiàn)頻率進行統(tǒng)計，再進行Huffman編碼，