2023年全國碩士研究生考試考研英語一試題真題(含答案詳解+作文范文)_第1頁
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文檔簡介

1、隨著系統(tǒng)集成度與加工技術(shù)的飛速發(fā)展,特別是系統(tǒng)芯片(System-on-a-Chip,SoC)的出現(xiàn),集成電路(Integrated Circuit,IC)進入了一個新的發(fā)展時期。SoC采用的是以復(fù)用知識產(chǎn)權(quán)(Intellectual Property,IP)核為主的設(shè)計技術(shù),將整個系統(tǒng)(或子系統(tǒng))映射到單個芯片上,極大縮短了開發(fā)周期,又可以縮小產(chǎn)品體積、提高系統(tǒng)整體性能。SoC的高集成度和復(fù)雜度為SoC測試帶來了挑戰(zhàn)。一般來說,SoC

2、測試時的功耗比其正常運行時的高得多,這將影響到集成電路的可靠性、性能、成本和電池壽命。同時隨著SoC集成IP核數(shù)目的增多,測試數(shù)據(jù)量和測試時間快速增加,使得測試成本顯著上升。 在SoC測試中,采用掃描結(jié)構(gòu)可提高電路內(nèi)部節(jié)點的可控制性和可觀察性。它已成功地應(yīng)用于當(dāng)前流行的可測性設(shè)計方法中,因此掃描測試中的低功耗方法受到學(xué)術(shù)界和工業(yè)界的關(guān)注。測試數(shù)據(jù)壓縮技術(shù)是目前能夠解決SoC測試數(shù)據(jù)量問題的一種直接且有效的方法。該技術(shù)能在保證測試

3、質(zhì)量的前提下,有效地減少集成電路的測試數(shù)據(jù)量和測試時間。本文的主要工作如下: 針對低功耗測試問題,本文提出了一種基于選擇觸發(fā)的低功耗掃描鏈結(jié)構(gòu)。該結(jié)構(gòu)是利用一個和掃描鏈等長的掃描移位寄存器,對傳統(tǒng)掃描鏈進行改造得到的。它有效地降低了傳統(tǒng)掃描鏈掃描移位過程中的動態(tài)功耗,并提高了掃描頻率,同時它所需要的測試數(shù)據(jù)為原始測試向量集的差分向量序列集合,編碼壓縮差分序列中連續(xù)“0”的測試數(shù)據(jù)后,在解壓測試時不需要分離的循環(huán)掃描移位寄存器(C

4、yclical Scan Register,CSR)。在ISCAS'89基準(zhǔn)電路上進行的實驗表明,該方法與傳統(tǒng)的串行掃描技術(shù)相比,能有效地降低掃描移位過程中的平均功耗。 針對測試數(shù)據(jù)壓縮問題,本文提出了一種新的基于連續(xù)和交替序列編碼的測試數(shù)據(jù)壓縮方案。該方案采用變長到變長的編碼方式對測試序列中連續(xù)的“0”和“1”以及交替變化位的長度進行編碼。代碼字由前綴和尾部組成,用前綴表明編碼的序列類型。通過分析可知該方案的解壓電路的結(jié)構(gòu)簡單

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