12位高速DAC關(guān)鍵電路的研究與設(shè)計.pdf

1、數(shù)模轉(zhuǎn)換器(Digital-to-Analog Converter,DAC)作為現(xiàn)代無線通信系統(tǒng)通道上的關(guān)鍵器件之一,其性能對系統(tǒng)的整體性能有著重要影響。近年來,無線通信技術(shù)的迅猛發(fā)展對DAC的性能要求也越來越高,尤其體現(xiàn)在寬帶、高速等方面。本文針對這一需求基于SMIC0.13μm3.3VCMOS工藝設(shè)計了一款高速、高精度DAC,具有理論和現(xiàn)實意義。
　　本文DAC采用當前主流的分段式電流舵結(jié)構(gòu)。在詳細分析了分段點對DAC面積、性

2、能等方面的影響后,最終采用5+4+3分段式架構(gòu),高9位為5+4分段的單位電流源結(jié)構(gòu),低3位為二進制加權(quán)電流源結(jié)構(gòu),從而在性能和面積之間取得較好平衡?；赟MIC0.13μm3.3V CMOS工藝對DAC的關(guān)鍵電路,包括電流源陣列及其偏置電路、溫度計譯碼電路、電流源開關(guān)驅(qū)動電路以及帶隙基準電路等進行設(shè)計與仿真。采用PMOS共源共柵結(jié)構(gòu)電流源獲得高頻時的高輸出阻抗以達到DAC良好動態(tài)性能。另外,在設(shè)計中引入同步鎖存器、降低開關(guān)管控制信號的電

3、壓幅度和交叉點來抑制開關(guān)控制信號不同步、時鐘饋通和開關(guān)管同時關(guān)閉等非理想因素的影響。此外,本文還對低壓電流舵DAC設(shè)計進行了一些探討,得出低壓設(shè)計的難點主要來源于電流源陣列的實現(xiàn),其輸出阻抗的降低會對SFDR性能造成較大影響的結(jié)論。
　　本文采用Cadence spectre軟件對設(shè)計的電路進行仿真,仿真結(jié)果表明:靜態(tài)性能方面,DAC輸出電壓曲線平滑,毛刺較小,DNL≈±0.7LSB,INL≈±1.7LSB;動態(tài)性能方面,在最高采