NUCSoC芯片的物理設(shè)計.pdf

1、集成電路物理設(shè)計就是將綜合后的門級網(wǎng)表轉(zhuǎn)換為具有實際走線的版圖，是芯片電路設(shè)計與芯片制造的橋梁，它不僅關(guān)系到集成電路的功能正確與否，還關(guān)系到集成電路的性能和成本，集成電路的物理設(shè)計環(huán)節(jié)包括：邏輯綜合、布局規(guī)劃、時鐘樹綜合、布線規(guī)劃、物理驗證。
　　 本文針對NUCSoC芯片，在分析研究傳統(tǒng)物理設(shè)計流程基礎(chǔ)上，采用了一種功耗低、時序收斂的高性能版圖的設(shè)計方法。首先，根據(jù)NUCSoC芯片的結(jié)構(gòu)框圖分析各時鐘域時序，進行物理綜合；其次

2、，完成數(shù)據(jù)準備、布局規(guī)劃、時鐘樹綜合、布線規(guī)劃的NUCSoC芯片布局布線設(shè)計；最后，將布局布線規(guī)劃后的版圖進行時序驗證、功耗驗證、版圖布局合理性驗證、DRC驗證和LVS驗證。
　　 在功耗優(yōu)化上，首先明確功耗優(yōu)化目標，然后對各個階段影響功耗的因素進行分析優(yōu)化，具體包括：布局規(guī)劃階段中的調(diào)整PAD、硬宏單元、標準單元的物理位置、規(guī)劃電源網(wǎng)絡(luò)，時鐘樹綜合階段的插入不同尺寸的時鐘緩沖器和布線規(guī)劃階段的設(shè)置串擾參數(shù)，采用此種方法功耗降低

3、了10.92％。
　　 在時序優(yōu)化上，首先明確時序優(yōu)化目標，然后對各個階段影響時序的因素進行分析優(yōu)化，具體包括：時鐘樹綜合階段和布線規(guī)劃階段的插入時鐘緩沖器、優(yōu)化器件尺寸，最終實現(xiàn)NUCSoC芯片的建立時間、保持時間、最大扇出、過渡時間、負載電容滿足設(shè)計要求，采用此種方法時序收斂有6％的余量。
　　 使用ATE設(shè)備對流片回來的芯片進行測試，時鐘頻率達到100MHz，內(nèi)核功耗為199mW，芯片功耗為255mW，等效邏輯門為