YAK SOC芯片的物理設計研究.pdf

1、隨著集成電路特征尺寸進入深亞微米階段，超大規(guī)模集成電路（VLSI）中各種互聯(lián)效應的影響已經(jīng)變得越來重要?；ヂ?lián)線延時（Interconnect delay）、串擾效應（Crosstalk Effect）、電壓降效應（IR-Drop）、電子遷移效應（EM Effect）和天線效應（Process Antenna Effect）等問題已經(jīng)成為了物理設計的瓶頸，制約著集成電路的發(fā)展。
　　 本文針對上述5種互聯(lián)效應的起因、危害和解決方法

2、進行了深入的研究，并在互聯(lián)線延時和串擾方面提出了自己的修復和預防措施。這些修復和預防措施成功地應用到Y(jié)AK SOC芯片的物理設計中，并保證了芯片時序驅(qū)動下的持續(xù)收斂和完備的可制造性。
　　 本文提出了深亞微米條件下YAK SOC芯片的邏輯綜合、物理實現(xiàn)和驗證的流程。對標準單元布局、IO布局、時鐘樹綜合、布線等重要的步驟給出了詳細的分析，最終成功完成了YAK SOC芯片的物理設計。設計得到的GDSⅡ版圖文件，經(jīng)過驗證，滿足時序要求