65nm工藝DICE存儲單元的SEU機理分析與加固技術研究.pdf

1、太空環(huán)境中含有大量的高能粒子，這些高能粒子的存在將對航天器的正常工作構成嚴重的威脅。當航天器中的半導體器件受到粒子的轟擊時，在半導體器件中會引起各種各樣的效應，這些效應嚴重威脅著半導體器件的可靠性。當組合邏輯電路受到粒子的轟擊時，有可能會產生SET，如果組合邏輯電路中的SET傳播至時序邏輯電路，或者時序邏輯電路直接受到粒子的轟擊，時序邏輯電路中有可能會發(fā)生SEU。為了降低SEU發(fā)生的概率，一些研究設計了一種采用雙模冗余結構來實現(xiàn)單個節(jié)點

2、翻轉后自我恢復的存儲單元，這種存儲單元采用了與普通的存儲單元的節(jié)點相互補的雙模冗余結構，這種結構對 SEU有很好的抑制作用。但是，隨著工藝尺寸的減小，DICE存儲單元中的雙模冗余結構所能起到的加固效果越來越差，本文針對65nm工藝下DICE存儲單元的電路特點及翻轉機理展開了一系列的敏感性的研究并且根據敏感性的研究提出了一些相應的加固技術，取得的成果如下：
　　綜合分析了DICE存儲單元的電路特點，并且利用TCAD模擬軟件測定了DI

3、CE敏感節(jié)點對的敏感特性曲線及LET翻轉閾值隨敏感節(jié)點對距離變化的曲線，發(fā)現(xiàn)由于PMOS中的雙極效應增加了PMOS的敏感性，NMOS中的反向雙極效應增加了 NMOS的穩(wěn)定性，所以當敏感節(jié)點對之間的距離較大時， PMO S的翻轉閾值遠小于N MO S的翻轉閾值。
　　深入研究了電壓和版圖結構對DICE敏感性的影響，發(fā)現(xiàn)當敏感節(jié)點對之間的距離較小時，工作電壓降低，電荷擴散作用被削弱，敏感節(jié)點對的LET翻轉閾值將大幅度減小，而雙極效應引

4、起的收集電荷量幾乎沒有影響，所以當敏感節(jié)點對的距離較大時，電壓對N MO S的翻轉閾值的影響比較顯著，而對PMO S翻轉閾值的影響相對較小，而且當敏感節(jié)點對的距離達到1.37μm時，電壓對PMOS的翻轉閾值的影響幾乎可以忽略；發(fā)現(xiàn)阱接觸的面積對雙極效應的影響比較顯著而對電荷擴散幾乎沒有影響，所以當敏感節(jié)點對的距離比較大時，阱接觸面積的減小增強了PMOS中的雙極效應，削弱了NMOS中的反向雙極效應，從而同時減小了PMOS和NMOS的翻轉閾

5、值，而敏感節(jié)點對的距離比較小時幾乎沒有影響，上述兩條發(fā)現(xiàn)為DICE的低功耗設計和版圖加固設計提供了理論參考。
　　深入研究了三阱工藝和SOI工藝下DICE的SEU敏感性，發(fā)現(xiàn)雖然N+深阱在NMOS中產生了雙極效應減小了NMOS的LET翻轉閾值，但是卻對PMOS中的雙極效應有很好的抑制作用，明顯增大了PMOS的LET翻轉閾值，為采用新工藝對DICE存儲單元進一步加固指明了研究方向。
　　融合了多標準單元層（multi-cell