納米工藝集成電路可尋址測試芯片的設計方法研究.pdf

1、測試芯片作為集成電路制造工藝提取工藝器件參數(shù)，評估工藝設備性能，制定版圖設計規(guī)則，檢測工藝缺陷以及評估產品可靠性的重要手段，對縮短工藝開發(fā)周期、提升成品率起著重要的作用。隨著集成電路進入納米工藝時代，復雜的制造工藝對測試芯片的測試需求不斷增加。測試芯片可尋址的設計方法由于能在有限的晶圓面積上對大量的測試結構進行測量，而成為當前制造工藝領域的一大研究熱點。本文圍繞高測量精度、更高面積利用率的可尋址測試芯片的設計方法展開了以下方面的研究:<

2、br>　　 1)針對工藝開發(fā)初始階段工藝缺陷檢測的需要，提出了一種大型可尋址測試芯片的電路設計方法。每個測試結構采用四端法連接以及使用單一的IONMOS晶體管作為開關電路的做法，既提高了測試結構的阻值/漏電測量精度，又使得測試結構陣列規(guī)模可以很大，提高了面積利用率。該方法通用性強、工藝可移植性好，已在65nmCMOS制造工藝得到驗證。
　　 2)針對缺陷失效分析對缺陷精細定位的需求，對1）進行擴展。物理定位設備上能夠提供的探針

3、數(shù)量很少(＜10)，不足以讓大型尋址電路正常工作以維持測試結構到PAD的通路。對此，利用原有電路僅增加少量探針引腳讓所有的測試結構共用，并將維持測試結構到探針引腳的通路需要的探針數(shù)量減少到3個。該方法在110nmCMOS工藝的應用實例中得到證明，并成功定位到對該工藝的金屬斷路缺陷，并得到有效的失效分析。
　　 3)將1）的設計方法應用到工藝量產階段工藝缺陷檢測，并針對劃片槽狹長的特點，提出了適合的版圖設計方法。將整個版圖分成多個

4、獨立的模塊，每個模塊單獨設計，而且模塊的設計被定制為幾種固定的類型。該方法簡化了版圖設計工作，而且使得設計的版圖自動化程度高、擴展性強、工藝可移植性好。該方法在45nmCMOS制造工藝得到驗證。
　　 4)針對工藝波動引起的MOS器件性能變異檢測、診斷、建模的需要，提出一種劃片槽MOS器件可尋址的設計方法。該方法可以同時擺放240個MOS器件，并能準確測量每個MOS管的飽和電流、亞閾值漏電、柵極漏電以及閾值電壓VT。而且芯片生產