VLSI測(cè)試壓縮技術(shù)下的FPGA仿真研究.pdf

1、隨著集成電路復(fù)雜度的不斷提升、半導(dǎo)體工藝技術(shù)的不斷進(jìn)步,測(cè)試難度的相應(yīng)增加,測(cè)試數(shù)據(jù)量也日益龐大,這已經(jīng)成為影響集成電路測(cè)試發(fā)展的阻礙。為解決該問(wèn)題,學(xué)者們提出了許多很好的可測(cè)試性設(shè)計(jì)( DFT, Design For Testability)方案。其中內(nèi)建自測(cè)試(BIST,Built In Self-Test)就是這樣一種有效、高速、可靠的測(cè)試方案。在BIST中,測(cè)試向量的生成是由線性反饋移位寄存器(LFSR,Linear feedb

2、ack shift register)結(jié)構(gòu)來(lái)完成。但是由于LFSR產(chǎn)生的向量是偽隨機(jī)的,在測(cè)試的過(guò)程中,這部分向量通常達(dá)不到測(cè)試要求的故障覆蓋率。因此,針對(duì)LFSR產(chǎn)生的偽隨機(jī)測(cè)試向量所不能測(cè)到的難測(cè)故障,一般使用自動(dòng)測(cè)試向量生成(ATPG,Automatic Test Pattern Generation)的方法生成確定性故障,作為對(duì)進(jìn)一步提高故障覆蓋率的一種有效手段。然而,針對(duì)超大規(guī)模集成電路,確定性測(cè)試向量的數(shù)據(jù)量非常巨大,因此,

3、為了降低測(cè)試芯片內(nèi)ROM大小,必須對(duì)海量測(cè)試數(shù)據(jù)進(jìn)行壓縮。
　　針對(duì)測(cè)試數(shù)據(jù)量過(guò)大和海量測(cè)試數(shù)據(jù)引起產(chǎn)生的高功耗問(wèn)題,本文提出了一種重播種測(cè)試壓縮方案。該方案首先基于低功耗的模式生成,對(duì)測(cè)試向量進(jìn)行分塊編碼,然后再把分塊編碼后的測(cè)試向量進(jìn)行串接編碼為種子向量。實(shí)驗(yàn)結(jié)果證明,該壓縮方案可以降低重播種的次數(shù),大大減少了種子的存儲(chǔ)空間,同時(shí)有效降低了測(cè)試功耗,提高了電路的可靠性,更好的貼合了BIST的設(shè)計(jì)理念。
　　由于現(xiàn)場(chǎng)可編程

4、門(mén)陣列(FPGA,Field Programmable Gate Array)是一種靈活、高效、可靠性高、應(yīng)用面廣的可編程芯片,我們使用FPGA對(duì)實(shí)施電路進(jìn)行了仿真設(shè)計(jì)。本文基于DFT設(shè)計(jì)理念,結(jié)合FPGA的硬件設(shè)計(jì)平臺(tái),分別對(duì)實(shí)施電路各個(gè)模塊包括ROM、ROM控制器、LFSR、計(jì)數(shù)器、掃描鏈和測(cè)試向量生成控制核等進(jìn)行設(shè)計(jì)和仿真,然后把各個(gè)模塊整合成一個(gè)完整的實(shí)施電路,再經(jīng)過(guò)綜合仿真后,加載到Spartan-3E系列的FPGA開(kāi)發(fā)板中進(jìn)