基于無關(guān)位的測(cè)試壓縮研究.pdf

1、隨著集成電路的迅猛發(fā)展，工藝技術(shù)愈加完善，片上系統(tǒng)（SystemonaChip，SoC）得到十足發(fā)展。SoC以其較小的面積集成了強(qiáng)大的電路功能，滿足了對(duì)市場(chǎng)化的需求，降低了芯片生產(chǎn)成本，但同時(shí)也對(duì)芯片測(cè)試工作提出了更高要求。SoC能夠集成的IP核越來越多，隨之帶來了激增的測(cè)試數(shù)據(jù)量和高昂的測(cè)試成本，給自動(dòng)測(cè)試設(shè)備ATE的存儲(chǔ)器帶來了巨大壓力，如何有效減少測(cè)試數(shù)據(jù)量已經(jīng)成為集成電路測(cè)試研究熱點(diǎn)之一。
　　本文主要對(duì)測(cè)試壓縮技術(shù)進(jìn)行了

2、相關(guān)研究，重點(diǎn)在無關(guān)位處理方式上對(duì)編碼壓縮的影響，研究如何減少SoC的測(cè)試數(shù)據(jù)、降低測(cè)試移動(dòng)功耗。通過兩類編碼方法壓縮測(cè)試數(shù)據(jù)：針對(duì)傳統(tǒng)的FDR編碼，為了增加0游程長度，首先按列填充無關(guān)位，然后運(yùn)用螞蟻算法進(jìn)行向量排序，這樣處理后能使向量差分效果更佳。變游程編碼同時(shí)考慮測(cè)試數(shù)據(jù)中的0和1游程，提出了一種優(yōu)化游程長度的無關(guān)位填充方法，使壓縮后的數(shù)據(jù)位數(shù)更少，同時(shí)減少了測(cè)試功耗，并設(shè)計(jì)了對(duì)應(yīng)的解碼電路。
　　在以ISCAS’89標(biāo)準(zhǔn)電