納米工藝下集成電路的容軟錯誤技術研究.pdf

1、隨著半導體制造工藝的不斷進步，集成電路在不斷提升性能和降低功耗的同時，其可靠性也面臨了嚴重威脅。工藝節(jié)點的持續(xù)下降，使集成電路對環(huán)境愈發(fā)敏感，由高能粒子引起的軟錯誤不斷增加。軟錯誤嚴重威脅了電路的正常工作，降低了系統(tǒng)的可靠性。本論文以提高集成電路可靠性為出發(fā)點，針對集成電路中出現的軟錯誤，對電路級容錯技術進行了深入研究，主要工作如下:
　　首先，介紹了影響集成電路可靠性的相關因素，指出以單粒子翻轉和單粒子瞬態(tài)為代表的單粒子事件是導

2、致集成電路出現軟錯誤的主要原因。闡述了集成電路軟錯誤的相關概念并研究軟錯誤的產生機理，在此基礎上對軟錯誤的產生機理、傳播特性和防護方法進行了詳細分析。
　　其次，在了解常用的容錯技術之后，針對現有的多種經典容錯技術手段進行了深入的研究，重點闡述了組合邏輯單元和時序邏輯單元常用的容忍軟錯誤加固技術，并分析了各種方法的優(yōu)缺點。通過對比每種策略的優(yōu)點與不足，本文提出CFL-SET和SINV兩種對單粒子翻轉免疫的低開銷加固鎖存器。兩種鎖存

3、器利用具有過濾功能的C單元來屏蔽出現在鎖存器內部節(jié)點的軟錯誤。
　　CFL-SET鎖存器利用具有過濾功能的C單元構建反饋回路，并在鎖存器末端使用鐘控C單元來阻塞傳播至輸出端的軟錯誤。HSPICE仿真結果顯示，在與TMR鎖存器同等可靠性的情況下，CFL-SET鎖存器面積下降50％，延遲下降92％，功耗下降67％，功耗延遲積下降97％。
　　SINV鎖存器采用4個輸入分離的反相器構成一個雙模互鎖結構，并在輸出端增加鐘控C單元以屏

4、蔽輸出端的瞬態(tài)故障。HSPICE仿真結果顯示，SINV鎖存器和參與對比的現有主流加固結構相比，延遲平均下降61％，功耗平均下降11％，功耗延遲積(PDP)平均下降59％，面積開銷平均增加40％。
　　最后，針對本文提出的兩種加固鎖存器結構，使用HSPICE進行了詳盡的故障注入實驗驗證了其可靠性，并使用PDP指標對本文提出的兩種加固結構以及現有加固結構的容錯能力和性能進行了評估和比較。實驗證明，本文提出的兩種加固鎖存器不僅能有效提高