基于DLL的高頻時鐘產(chǎn)生電路的研究與設(shè)計.pdf

1、隨著集成電路工藝向著深亞微米方向的不斷發(fā)展，集成電路設(shè)計對電路速度的要求越來越高，片外時鐘已無法滿足幾百兆赫茲的要求，因此必須設(shè)計片內(nèi)高頻時鐘產(chǎn)生電路。鎖相環(huán)和延遲鎖相環(huán)時鐘發(fā)生器以其低造價、高性能、易于集成的優(yōu)點成為工業(yè)設(shè)計的主流。本文的工作內(nèi)容是基于延遲鎖相環(huán)的高頻時鐘產(chǎn)生電路的研究和設(shè)計。 高性能DLL具有頻帶寬、相位抖動小、功耗低等特點。要實現(xiàn)這些目標(biāo)是很困難的。一種既能提高帶寬又可以得到低抖動的方法，是變化DLL的環(huán)路

2、帶寬，使之能夠跟蹤DLL的工作頻率。本文便根據(jù)這種思想，設(shè)計了一個采用自偏置結(jié)構(gòu)的DLL，整個環(huán)路的所有偏置點全由偏置生成電路產(chǎn)生，不需要外加帶隙電壓源。壓控延遲線采用了帶對稱負(fù)載結(jié)構(gòu)的差分延遲單元，具有較高的線性度和噪聲抑制能力。環(huán)路中的鑒相器采用數(shù)字鑒頻鑒相器結(jié)構(gòu)，沒有反饋回路，提高了工作頻率，并且緩解了傳統(tǒng)鑒頻鑒相器中死區(qū)的產(chǎn)生。電荷泵結(jié)構(gòu)也作了一定的改進，有效的消除了電流失配，并使得電荷注入、電荷分享等寄生效應(yīng)得到了最大程度上的

3、緩解。 基于DLL的高頻時鐘產(chǎn)生電路沒有得到廣泛應(yīng)用的一個重要原因是低頻多相時鐘到高頻時鐘轉(zhuǎn)換電路的設(shè)計比較困難。如何能做到既具有較高的倍頻系數(shù)又只在多相時鐘信號的上升沿(或下降沿)工作仍是該電路設(shè)計的難點。本文提出了一種實現(xiàn)低頻多相時鐘到高頻時鐘轉(zhuǎn)換的倍頻器的電路結(jié)構(gòu)。該電路只在多相時鐘信號的上升沿工作，而且倍頻系數(shù)可以達到10以上。 本文結(jié)合上述的自偏置結(jié)構(gòu)DLL和倍頻器電路，基于0.18 μm標(biāo)準(zhǔn)CMOS工藝和1.