基于微處理器核的隨機(jī)邏輯內(nèi)建自測(cè)試技術(shù)研究.pdf

1、隨機(jī)邏輯內(nèi)建自測(cè)試是針對(duì)隨機(jī)邏輯電路的內(nèi)建自測(cè)試技術(shù)，傳統(tǒng)的隨機(jī)邏輯內(nèi)建自測(cè)試采用基于硬件線性反饋移位寄存器的測(cè)試矢量生成技術(shù)，因而會(huì)帶來額外的面積開銷。本文研究了基于微處理器核的隨機(jī)邏輯內(nèi)建自測(cè)試技術(shù)，這種技術(shù)不會(huì)增加面積開銷，而且在矢量生成方面的性能與基于硬件的傳統(tǒng)內(nèi)建自測(cè)試技術(shù)相當(dāng)。 基于微處理器核的內(nèi)建自測(cè)試要求在芯核層次實(shí)現(xiàn)內(nèi)建自測(cè)試技術(shù)，使測(cè)試數(shù)據(jù)在微處理器核與被測(cè)隨機(jī)邏輯核之間傳輸。因此，實(shí)現(xiàn)基于微處理器核的隨機(jī)邏

2、輯內(nèi)建自測(cè)試既要研究測(cè)試矢量生成方法也要研究測(cè)試訪問方法。本論文首先研究了實(shí)現(xiàn)基于微處理器核進(jìn)行隨機(jī)邏輯內(nèi)建自測(cè)試的測(cè)試訪問方法，提出了一種新的基于數(shù)據(jù)總線的測(cè)試包設(shè)計(jì)方法。該測(cè)試包將與測(cè)試訪問機(jī)構(gòu)相連的測(cè)試包單元作為可直接尋址的緩沖器，并用一個(gè)時(shí)鐘周期進(jìn)行模式轉(zhuǎn)換，與串行控制方式相比，可以更高效地實(shí)現(xiàn)測(cè)試矢量的傳輸。然后，論文研究了基于微處理器核的測(cè)試矢量生成技術(shù)，給出了算術(shù)單元矢量生成器初始化參數(shù)的計(jì)算方法，并通過實(shí)驗(yàn)比較了基于線性