sopceda綜合課程設計報告---智力搶答器

1、<p>　　SOPC/EDA綜合課程設計報告</p><p>　　設計題目： 智力搶答器</p><p>　　設 計 者： 學 號： </p><p>　　班 級： </p><p>　　指導老師： </p><p>　　完成時間： &

2、lt;/p><p><b>　　目錄</b></p><p>　　第一章 智力搶答器的設計方案分析…...................................................................3</p><p>　　第一節(jié) 基于VHDL的智能搶答器………………………………………………3</p>

3、<p>　　1.1.1設計目的及要求……………..........................................................3</p><p>　　1.1.2設計分析與設計思路……………………………………………….4</p><p>　　第二章 搶答器各模塊的原理及介紹………………………………………………………5</p>&l

4、t;p>　　第一節(jié) 系統(tǒng)的框圖及介紹……………………………………………………..5</p><p>　　2.1.1結構框圖及系統(tǒng)框圖……………………………………………5</p><p>　　第二節(jié) 模塊的介紹………………………………………………………………5</p><p>　　2.2.1搶答鑒別模塊QDJB……………………………………………5</p&g

5、t;<p>　　2.2.2計時模塊JSQ……………………………………………………6</p><p>　　2.2.3記分模塊JFQ……………………………………………………6</p><p>　　2.2.4譯碼器顯示模塊YMQ…………………………………………..7</p><p>　　第三節(jié) 搶答器的VHDL源程序…………………………………………..…..

6、8</p><p>　　2.3.1各模塊的VHDL源程序…..…...…………………………………8</p><p>　　一、搶答鑒別模塊QDJB的VHDL源程序……………………..........8</p><p>　　二、計時模塊JSQ的VHDL源程序………………………………….9</p><p>　　三、記分模塊JFQ的VHDL源程序……

7、…………………………...10</p><p>　　四、譯碼顯示模塊YMQ的VHDL源程序…………………………12</p><p>　　五、頂層原理圖文件………………………………………………….14</p><p>　　第三章 仿真波形…………………………………………………………………………..…15</p><p>　　第一節(jié) 仿真波形……

8、……………………………………………………………15</p><p>　　3.1.1搶答鑒別模塊QDJB………………………………………….15</p><p>　　3.1.2計時模塊JSQ…………………………………………………15</p><p>　　3.1.3記分模塊JFQ…………………………………………………16</p><p>　　3.1

9、.4 譯碼顯示模塊YMQ…………………………………….16</p><p>　　第四章 附錄……..………………………………………………………………..…18</p><p>　　4.1結束語….…………………………………………………………18</p><p>　　4.2參考文獻………………………………………………………….19 </p><p&

10、gt;　　4.3共陰極七段數(shù)碼管……………………………………………….20</p><p><b>　　第一章</b></p><p>　　智力搶答器的設計方案分析</p><p>　　第一節(jié)、基于VHDL的智能搶答器</p><p>　　1.1.1設計目的及要求</p><p>　　EDA技術就

11、是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言VHDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術的出現(xiàn)，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。</p><p>　　利用EDA工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以

12、將電子產(chǎn)品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。</p><p>　　現(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術。本文所指的EDA技術，主要針

13、對電子電路設計、PCB設計和IC設計。EDA設計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。</p><p>　　對于迅猛發(fā)展的EDA技術的綜合應用，從EDA技術的綜合應用系統(tǒng)的深度來分，可分為3個層次：① 功能電路模塊的設計；② 算法實現(xiàn)電路模塊的設計；③ 片上系統(tǒng)/嵌入式系統(tǒng)/現(xiàn)代DSP系統(tǒng)的設計。    從EDA技術的綜合應用系統(tǒng)的最終主要硬件構成來分，已出現(xiàn)6種形式：   &#

14、160;① CPLD/FPGA系統(tǒng)；② "CPLD/FPGA+MCU"系統(tǒng)；③ "CPLD/FPGA+專用DSP處理器"系統(tǒng)；④ 基于FPGA實現(xiàn)的現(xiàn)代DSP系統(tǒng)；⑤ 基于FPGA實現(xiàn)的SOC片上系統(tǒng)；⑥ 基于FPGA實現(xiàn)的嵌入式系統(tǒng)。    從EDA技術的綜合應用系統(tǒng)的完善層次來分，可分為3個層次：①"EDA綜</p><p>　　合系統(tǒng)

15、"主體電路的設計、仿真及硬件驗證；②"EDA綜合系統(tǒng)"主體電路的設計、仿真、硬件驗證+系統(tǒng)外圍電路PCB的設計與制作；③"EDA綜合系統(tǒng)"主體電路的設計、仿真、硬件驗證+系統(tǒng)整體電路PCB的設計與制作及系統(tǒng)的組裝、調試。</p><p>　　在許多比賽活動中，為了準確、公正、直觀地判斷出第一搶答者，通常設置一臺搶答器，通過數(shù)顯、燈光及音響等多種手段指示出第一搶答者

16、。同時，還可以設置計分、犯規(guī)及獎懲計錄等多種功能。本設計的具體要求是： </p><p>　　(1) 設計制作一個可容納四組參賽者的數(shù)字智力搶答器，每組設置一個搶答按鈕供搶答者使用。</p><p>　　(2) 電路具有第一搶答信號的鑒別和鎖存功能。</p><p>　　(3) 設置計分電路。 </p><p>　　(4) 設置犯規(guī)電路。

17、</p><p>　　1.1.2設計分析與設計思路：</p><p>　　根據(jù)系統(tǒng)設計要求可知，系統(tǒng)的輸入信號有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號CLR,系統(tǒng)時鐘信號CLK，計分復位端RST，加分按鈕端ADD，計時預置控制端LDN，計時使能端EN，計時預置數(shù)據(jù)調整按鈕TA、TB；系統(tǒng)的輸出信號有：四個組搶答成功與否的指示燈控制信號輸出口LEDA、LESB、LEDC、LEDD，四個

18、組搶答時的計時數(shù)碼顯示控制信號若干，搶答成功組別顯示的控制信號若干，各組計分動態(tài)顯示的控制信號若干。本系統(tǒng)應具有的功能有：第一搶答信號的鑒別和鎖存功能；搶答計時功能；各組得分的累加和動態(tài)顯示功能；搶答犯規(guī)記錄功能。</p><p><b>　　第二章</b></p><p>　　搶答器各模塊的原理及介紹</p><p>　　第一節(jié)、系統(tǒng)的框圖及

19、介紹</p><p>　　2.1.1結構框圖及系統(tǒng)框圖</p><p>　　圖2.1搶答器系統(tǒng)及結構框圖</p><p>　　原理分析：將電路分為三個主要模塊：搶答鑒別模塊QDJB；計時模塊JSQ；記分模塊JFQ。可用靜態(tài)顯示，使用4個數(shù)碼管，兩個顯示計時，一個顯示組別，一個顯示分數(shù)。</p><p><b>　　第二節(jié)、模塊的介紹

20、</b></p><p>　　2.2.1搶答鑒別模塊QDJB</p><p><b>　　圖2.2 QDJB</b></p><p>　　在搶答鑒別電路設計中，A、B、C、D四組搶答，理論上應該有16種可能情況，但實際上由于芯片反應速度快到一定程度時，兩組以上同時搶答成功的可能性非常小，因此我們可設計成只有四種情況，這大大簡化了電路

21、的設計復雜性。</p><p>　　2.2.2計時模塊JSQ</p><p><b>　　圖2.3 JSQ</b></p><p>　　本系統(tǒng)中的計時器電路既有計時初始值的預置功能，又有減計數(shù)功能，功能比較齊全。其中初始值的預置功能是將時間的兩位數(shù)（單位為秒）分解成兩個數(shù)分別進行預置，默認時間為60秒倒計時。TA、TB端分別預置兩位數(shù)值，再經(jīng)過

22、LDN端確認所置時間，EN端為高電平后開始計時。每個數(shù)的預置則采用高電平計數(shù)的方式進行，CLK接時鐘信號，操作簡潔。</p><p>　　2.2.3記分模塊JFQ</p><p><b>　　圖2.4 JFQ</b></p><p>　　在計分器電路的設計中，按照一般的設計原則，按一定數(shù)進制進行加減即可，但是隨著計數(shù)數(shù)目的增加，要將計數(shù)數(shù)目分

23、解成十進制并進行譯碼顯示分變得越來越麻煩。因此為了減少譯碼顯示的麻煩，一般是將一個大的進制數(shù)分解成數(shù)個十進制以內的時制數(shù)，計數(shù)器串級連接。但隨著位數(shù)的增加，電路的接口增加因此本設計采用IF語句從低往高判斷是否有進位，以采取相應的操作，而且由于設計要求加減分均為10的倍數(shù)故而可以將個位一直設為0，這樣既減少了接口，又大大地簡化了設計。</p><p>　　2.2.4譯碼器顯示模塊YMQ</p><

24、;p><b>　　圖2.5 YMQ</b></p><p>　　本譯碼器用于將搶答鑒別模塊搶答成功的組別和計時器的時間進行顯示，AIN4[3..0]端輸入需顯示的二進制數(shù)組，DOUT7[6..0]端輸出顯示在數(shù)碼管，顯示顯示范圍為0~9。</p><p>　　第三節(jié)、搶答器的VHDL源程序</p><p>　　2.3.1各模塊的VHDL源

25、程序</p><p>　　一、搶答鑒別模塊QDJB的VHDL源程序</p><p>　　LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY QDJB IS  PORT(CLR:  IN STD_LOGIC;        A, B, C, D: 

26、 IN STD_LOGIC; --4個組       A1,B1,C1,D1:  OUT STD_LOGIC;        STATES:  OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY QDJB; ARCHITECTURE ART

27、OF QDJB ISsignal a_1,b_1,c_1,d_1: STD_LOGIC;  BEGIN  PROCESS(CLR,A,B,C,D) IS  BEGINIF CLR='1' THEN STATES<="0000";</p><p>　　a_1<='0';b_1<='0';c_

28、1<='0';d_1<='0';--清零ELSIF a_1='1' or b_1='1' or c_1='1' or d_1='1' then null;--鎖存，當有一組選中時其他組再搶答沒作用</p><p>　　ELSIF a='1' then a_1<='1'

29、;</p><p>　　STATES <="0001";ELSIF b='1' then b_1<='1';</p><p>　　STATES <="0010";ELSIF c='1' then c_1<='1';</p><p>　　

30、STATES <="0011";ELSIF d='1' then d_1<='1';</p><p>　　STATES <="0100";END IF;a1<=a_1;b1<=b_1;c1<=c_1;d1<=d_1;  END PROCESS; END ARCHITECTURE A

31、RT;</p><p>　　二、計時模塊JSQ的VHDL源程序</p><p>　　LIBRARY IEEE; </p><p>　　USE IEEE.STD_LOGIC_1164.ALL; </p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL; </p><p>　　ENTITY JS

32、Q IS</p><p>　　PORT(CLR,LDN,EN,CLK: IN STD_LOGIC; </p><p>　　TA,TB: IN STD_LOGIC; </p><p>　　QA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　QB: OUT STD_LOGIC_VECTOR(3 DOW

33、NTO 0)); </p><p>　　END ENTITY JSQ; </p><p>　　ARCHITECTURE ART OF JSQ IS</p><p>　　SIGNAL DA: STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　SIGNAL DB: STD_LOGIC_VECTOR(3 DOWN

34、TO 0); </p><p><b>　　BEGIN</b></p><p>　　PROCESS(TA,TB,CLR) IS</p><p><b>　　BEGIN</b></p><p>　　IF CLR='1' THEN</p><p>　　DA<

35、="0000"; </p><p>　　DB<="0000"; </p><p><b>　　ELSE</b></p><p>　　IF TA='1' THEN</p><p>　　DA<=DA+'1' ; </p>&

36、lt;p><b>　　END IF; </b></p><p>　　IF TB='1' THEN</p><p>　　DB<=DB+'1'; </p><p><b>　　END IF; </b></p><p><b>　　END IF; &

37、lt;/b></p><p>　　END PROCESS; </p><p>　　PROCESS(CLK)</p><p>　　VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0); <

38、/p><p><b>　　BEGIN</b></p><p>　　IF CLR='1' THEN TMPA:="0000"; TMPB:="0110"; </p><p>　　ELSIF CLK'EVENT AND CLK='1' THEN</p><

39、;p>　　IF LDN='1' THEN TMPA:=DA; TMPB:=DB; </p><p>　　ELSIF EN='1' THEN</p><p>　　IF TMPA="0000" THEN</p><p>　　TMPA:="1001"; </p><p>

40、　　IF TMPB="0000" THEN TMPB:="0110"; </p><p>　　ELSE TMPB:=TMPB-1; </p><p><b>　　END IF; </b></p><p>　　ELSE TMPA:=TMPA-1; </p><p><b>

41、　　END IF; </b></p><p><b>　　END IF; </b></p><p><b>　　END IF; </b></p><p>　　QA<=TMPA; QB<=TMPB; </p><p>　　END PROCESS; </p><

42、;p><b>　　END ART; </b></p><p>　　三、記分模塊JFQ的VHDL源程序</p><p>　　LIBRARY IEEE; </p><p>　　USE IEEE.STD_LOGIC_1164.ALL; </p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;

43、 </p><p>　　ENTITY JFQ IS</p><p>　　PORT(RST: IN STD_LOGIC; </p><p>　　ADD: IN STD_LOGIC; </p><p>　　CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　AA2,AA1,A

44、A0,BB2,BB1,BB0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　CC2,CC1,CC0,DD2,DD1,DD0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); </p><p>　　END ENTITY JFQ ; </p><p>　　ARCHITECTURE ART OF JFQ

45、IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(RST,ADD,CHOS)</p><p>　　VARIABLE POINTS_A2,POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　VARIABLE POINTS_B2,PO

46、INTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　VARIABLE POINTS_C2,POINTS_C1: STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　VARIABLE POINTS_D2,POINTS_D1: STD_LOGIC_VECTOR(3 DOWNTO 0); </p><

47、;p><b>　　BEGIN</b></p><p>　　IF (ADD'EVENT AND ADD='1') THEN</p><p>　　IF RST='1' THEN</p><p>　　POINTS_A2:="0001"; POINTS_A1:="0000&q

48、uot;; </p><p>　　POINTS_B2:="0001"; POINTS_B1:="0000"; </p><p>　　POINTS_C2:="0001"; POINTS_C1:="0000"; </p><p>　　POINTS_D2:="0001";

49、POINTS_D1:="0000"; </p><p>　　ELSIF CHOS="0001" THEN</p><p>　　IF POINTS_A1="1001" THEN</p><p>　　POINTS_A1:="0000"; </p><p>　　IF P

50、OINTS_A2="1001" THEN</p><p>　　POINTS_A2:="0000"; </p><p><b>　　ELSE </b></p><p>　　POINTS_A2:=POINTS_A2+'1'; </p><p><b>　　EN

51、D IF; </b></p><p><b>　　ELSE</b></p><p>　　POINTS_A1:=POINTS_A1+'1'; </p><p><b>　　END IF; </b></p><p>　　ELSIF CHOS="0010"

52、THEN</p><p>　　IF POINTS_B1="1001" THEN</p><p>　　POINTS_B1:="0000"; </p><p>　　IF POINTS_B2="1001" THEN</p><p>　　POINTS_B2:="0000"

53、; </p><p><b>　　ELSE</b></p><p>　　POINTS_B2:=POINTS_B2+'1'; </p><p><b>　　END IF; </b></p><p><b>　　ELSE</b></p><p&g

54、t;　　POINTS_B1:=POINTS_B1+'1'; </p><p><b>　　END IF; </b></p><p>　　ELSIF CHOS="0100" THEN</p><p>　　IF POINTS_C1="1001" THEN</p><p>

55、;　　POINTS_C1:="0000"; </p><p>　　IF POINTS_C2="1001" THEN</p><p>　　POINTS_C2:="0000"; </p><p><b>　　ELSE</b></p><p>　　POINTS_C2:

56、=POINTS_C2+'1'; </p><p><b>　　END IF; </b></p><p><b>　　ELSE</b></p><p>　　POINTS_C1:=POINTS_C1+'1'; </p><p><b>　　END IF; <

57、;/b></p><p>　　ELSIF CHOS="1000" THEN</p><p>　　IF POINTS_D1="1001" THEN</p><p>　　POINTS_D1:="0000"; </p><p>　　IF POINTS_D2="1001&qu

58、ot; THEN</p><p>　　POINTS_D2:="0000"; </p><p><b>　　ELSE</b></p><p>　　POINTS_D2:=POINTS_D2+'1'; </p><p><b>　　END IF; </b></p&

59、gt;<p><b>　　ELSE</b></p><p>　　POINTS_D1:=POINTS_D1+'1'; </p><p><b>　　END IF; </b></p><p><b>　　END IF; </b></p><p><

60、;b>　　END IF; </b></p><p>　　AA2<=POINTS_A2; AA1<=POINTS_A1; AA0<="0000"; </p><p>　　BB2<=POINTS_B2; BB1<=POINTS_B1; BB0<="0000"; </p><p>

61、;　　CC2<=POINTS_C2; CC1<=POINTS_C1; CC0<="0000"; </p><p>　　DD2<=POINTS_D2; DD1<=POINTS_D1; DD0<="0000"; </p><p>　　END PROCESS; </p><p><b>

62、　　END ART;</b></p><p>　　四、譯碼器顯示模塊YMQ的VHDL源程序</p><p>　　LIBRARY IEEE; </p><p>　　USE IEEE.STD_LOGIC_1164.ALL; </p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL; </p>

63、<p>　　ENTITY YMQ IS</p><p>　　PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); </p><p><b>　　END YMQ; </b></p>

64、<p>　　ARCHITECTURE ART OF YMQ IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(AIN4)</p><p><b>　　BEGIN</b></p><p>　　CASE AIN4 IS</p><p&

65、gt;　　WHEN "0000"=>DOUT7<="0111111"; --0</p><p>　　WHEN "0001"=>DOUT7<="0000110"; --1</p><p>　　WHEN "0010"=>DOUT7<="101

66、1011"; --2</p><p>　　WHEN "0011"=>DOUT7<="1001111"; --3</p><p>　　WHEN "0100"=>DOUT7<="1100110"; --4</p><p>　　WHEN "

67、;0101"=>DOUT7<="1101101"; --5</p><p>　　WHEN "0110"=>DOUT7<="1111101"; --6</p><p>　　WHEN "0111"=>DOUT7<="0000111"; -

68、-7</p><p>　　WHEN "1000"=>DOUT7<="1111111"; --8</p><p>　　WHEN "1001"=>DOUT7<="1101111"; --9</p><p>　　WHEN OTHERS=>DOUT7<

69、="0000000"; </p><p>　　END CASE; </p><p>　　END PROCESS; </p><p><b>　　END ART; </b></p><p><b>　　五、頂層原理圖文件</b></p><p>　　圖2.6

70、 頂層原理圖</p><p><b>　　第三章、仿真波形</b></p><p><b>　　第一節(jié) 仿真波形</b></p><p>　　3.1.1搶答鑒別模塊QDJB</p><p>　　圖3.1搶答鑒別模塊QDJB</p><p>　　CLR低電平有效，當其為高電平時

71、，輸出無效。當其為低電平時，A，B，C，D哪一個為高電平則輸出哪個，對應的LED燈亮。</p><p>　　3.1.2計時模塊JSQ</p><p>　　圖3.2計時模塊JSQ</p><p>　　CLR低電平有效，當CLR為高電平時，電路不工作。當CLR為低電平時開始計時。如沒人搶答，時間到后發(fā)出提示音。如有人搶答，答題時間到后，發(fā)出提示音。輸入：QA個位，QB十

72、位，輸出：TA個位，TB十位。</p><p>　　3.1.3記分模塊JFQ</p><p>　　圖3.3記分模塊JFQ</p><p>　　初始分數(shù)為100分，當ADD經(jīng)過第一個上升沿時，CHOS【3】輸出高電平，則對應的給D加上10分。</p><p>　　3.1.4 譯碼顯示模塊YMQ</p><p>　　圖3.

73、4 譯碼顯示模塊YMQ</p><p>　　顯示電路由LED共陰極譯碼器構成。其十進制數(shù)0~9對應的二進制表示和LED共陰極譯碼器輸出如表3-1所示。</p><p>　　表3-1 十進制數(shù)字對應的LED譯碼器表示</p><p><b>　　第四章、附錄</b></p><p><b>　　4.1結束語&l

74、t;/b></p><p>　　這次的EDA課程設計，熟練地掌握了EDA設計軟件的操作，之前學會了基本的課程設計以及編譯仿真的操作，這次的智能搶答器又讓我學到很多，但是其中也遇到了很多困難。這次實驗不僅僅是驗證性的，還要由自己來分析，思考，設計，測試和驗證以及改正，所以這個期間我個人覺得還是有困難的。還好的是老師在課程設計之前給我們大家講了一下?lián)尨鹌鞯幕驹砗凸δ?，在理解了它的三個模塊鎖存器，編譯器和譯碼

75、器各自的功能和應用之后我們設計起來就事半功倍了，我們小組三個人，由我們共同來完成這個設計實驗。</p><p>　　實驗過程中，我們遇到的最大的問題就是在設計用VHDL語言編程的時候，總是不能完成硬件模塊的連接，編譯時總是有錯誤，最后在老師的指導，將程序全部重新封裝，以及重新連接，最后通過了編譯。我們小組在實驗室進行實物操作時也沒有想象中的那么順利，我們重復操作了很多次，我們遇到以下問題：開始下載完成后，在搶答時

76、，7段譯碼管顯示的數(shù)字是左右倒立的，對引腳進行檢查也無錯誤，連接也無錯誤。通過分析，認為是7段數(shù)碼管輸入A——G的接口與EPF10K10LC84-4芯片輸出端連接全部是反得才可能造成這樣的結果，可是檢查后依舊沒有錯誤連接的問題。最后決定重新下載程序，看是否是下載的程序下載因為干擾造成了錯誤，最后，實驗結果證明這個問題，確實是下載的程序有問題。從而完成了硬件的調試。當老師檢查時，對我們的仿真波形做出了糾錯，也就是在波形仿真時要注意時間的間

77、隔問題，不能在主持人按下復位的同時進行搶答，要注意仿真的實際性研究。</p><p>　　在這個試驗過程中，我體會到耐心很重要。團隊合作給我的啟示太大了，只有我們隊友之間團結一致，不斷地發(fā)現(xiàn)問題，探索問題，才能解決問題。思維的碰撞才能得出結果。最后，這次設計讓我懂得了理論與實際相結合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合起來，實踐是檢驗真理的唯一標準，通過這次課程設計，不但進一步掌

78、握了數(shù)字電子技術的基礎知識及一門專業(yè)仿真軟件的基本操作，還提高了自己的設計能力及動手能力，同時對于智能搶答器的設計有了深刻的認識，同時更多的是讓我看清了自己，明白了凡事需要耐心，這將有助于我今后的學習，端正自己的學習態(tài)度，從而更加努力的學習。</p><p>　　這次課程設計的完成，首先感謝學院給了我們這樣一個很好的平臺，其次感謝老師的細心指導，同時也感謝我一起并肩作戰(zhàn)的隊友。在這為期半個月的課程設計中，我們一起

79、發(fā)現(xiàn)問題，探索問題，解決問題。相互鼓勵，共同取得進步。在此也特別感謝我們的老師，認真的教學讓我們打下了堅實的理論基礎。在做實驗之前他就很認真的給我們講解如何有效率的使用軟件。并且在做實驗的過程中，他不厭其煩的回答我不知道的問題和給我講解芯片作用以及幫助我分析錯誤的產(chǎn)生原因及引導我去解決，讓我不至于在課程設計中走很多彎路。以便我們更高效率地解決實驗中發(fā)生的問題。最后還要感謝在實驗過程中幫助過我們的同學，他們熱心的幫助給了我們莫大的感動。再

80、次感謝大家！</p><p><b>　　4.2參考文獻</b></p><p>　　[1] 潘松，黃繼業(yè).EDA技術實用教程.北京：科學出版社,1992</p><p>　　[2] 孟憲元.可編程ASIC集成數(shù)字系統(tǒng).北京：電子工業(yè)出版社，1998</p><p>　　[3] 王鎖萍.電子設計自動化（EDA）教程.成都

81、：成都電子科技大學出版社，2000</p><p>　　[4] 徐志軍，徐光輝.CPLD/FPGA的開發(fā)與應用.北京：電子工業(yè)出版社，2002</p><p>　　[5]楊頌華.電子線路EDA仿真技術[M].西安：西安交通大學出版社，2008年2月.</p><p>　　[6]蔣小燕，俞偉均，張立臣.EDA技術及VHDL[M].南京：東南大學出版社，2008年，12

82、月.</p><p>　　[7]劉欲曉.EDA技術與VHDL電路開發(fā)應用實踐[M].北京：電子工業(yè)出版社，2009年，4月.</p><p>　　[8]王冬梅，張建秋.《八路搶答器設計與實現(xiàn)》[J].佳木斯大學學報（自然科學版），2009，（06）.22-26.</p><p>　　[9]丁建偉.《搶答器電路設計》[J].蘭州工業(yè)高等專科學校學報，2008，（04）

83、.13-1</p><p>　　4.3共陰極七段數(shù)碼管</p><p>　　圖a七段共陰極數(shù)碼管 圖b七段共陰極數(shù)碼管</p><p><b>　　數(shù)碼管使用條件：</b></p><p>　　(1)7段數(shù)碼管每段的驅動電流和其他單個LED發(fā)光二極管一樣，一般為5～10mA；正向電壓隨發(fā)光材料不同

84、表現(xiàn)為1.8~2.5V不等。</p><p>　　(2)7段數(shù)碼管是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作為十進制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是二進制，所以輸出表達都是十六進制的，為滿足十六進制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中實現(xiàn)。例如當在A——H輸入為“1101101”時，數(shù)碼管的七段分別接1、1、0、1、1、0、1；接高電平的段發(fā)亮