集成電路設(shè)計(jì)復(fù)習(xí)題及解答

1、集成電路設(shè)計(jì)復(fù)習(xí)題集成電路設(shè)計(jì)復(fù)習(xí)題緒論緒論1畫(huà)出集成電路設(shè)計(jì)與制造的主要流程框架。2集成電路分類(lèi)情況如何？集成電路設(shè)計(jì)集成電路設(shè)計(jì)1層次化、結(jié)構(gòu)化設(shè)計(jì)概念，集成電路設(shè)計(jì)域和設(shè)計(jì)層次2什么是集成電路設(shè)計(jì)？集成電路設(shè)計(jì)流程。（三個(gè)設(shè)計(jì)步驟：系統(tǒng)功能設(shè)計(jì)邏輯和電路設(shè)計(jì)版圖設(shè)計(jì)）3模擬電路和數(shù)字電路設(shè)計(jì)各自的特點(diǎn)和流程4版圖驗(yàn)證和檢查包括哪些內(nèi)容？如何實(shí)現(xiàn)？5版圖設(shè)計(jì)規(guī)則的概念，主要內(nèi)容以及表示方法。為什么需要指定版圖設(shè)計(jì)規(guī)則？6集成電路設(shè)計(jì)

2、方法分類(lèi)？（全定制、半定制、PLD）7標(biāo)準(zhǔn)單元門(mén)陣列的概念，優(yōu)點(diǎn)缺點(diǎn)，設(shè)計(jì)流程8PLD設(shè)計(jì)方法的特點(diǎn)，F(xiàn)PGACPLD的概念9試述門(mén)陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)方法的概念和它們之間的異同點(diǎn)。10標(biāo)準(zhǔn)單元庫(kù)中的單元的主要描述形式有哪些？分別在IC設(shè)計(jì)的什么階段應(yīng)用？11集成電路的可測(cè)性設(shè)計(jì)是指什么？Soc設(shè)計(jì)復(fù)習(xí)題設(shè)計(jì)復(fù)習(xí)題1.什么是SoC？2.SoC設(shè)計(jì)的發(fā)展趨勢(shì)及面臨的挑戰(zhàn)？3.SoC設(shè)計(jì)的特點(diǎn)4.SoC設(shè)計(jì)與傳統(tǒng)的ASIC設(shè)計(jì)最大的不同是什么

3、？5.什么是軟硬件協(xié)同設(shè)計(jì)？6.常用的可測(cè)性設(shè)計(jì)方法有哪些？7.IP的基本概念和IP分類(lèi)8.什么是可綜合RTL代碼9.么是同步電路，什么是異步電路，各有什么特點(diǎn)？10.邏輯綜合的概念。11.什么是觸發(fā)器的建立時(shí)間（SetupTime），試畫(huà)圖進(jìn)行說(shuō)明。12.什么是觸發(fā)器的保持時(shí)間（HoldTime），試畫(huà)圖進(jìn)行說(shuō)明。13.什么是驗(yàn)證，什么是測(cè)試，兩者有何區(qū)別？14.試畫(huà)圖簡(jiǎn)要說(shuō)明掃描測(cè)試原理。這個(gè)級(jí)別可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這

4、樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說(shuō)，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。從層次和域表示分層分級(jí)設(shè)計(jì)思想域：行為域：集成電路的功能結(jié)構(gòu)域：集成電路的邏輯和電路組成物理域：集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn)層次：系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)(也稱(chēng)RTL級(jí))、邏輯級(jí)與電路級(jí)2什么是集成電路設(shè)計(jì)？集成電路設(shè)計(jì)流程，什么是集成電路設(shè)計(jì)？集成電路設(shè)計(jì)流程，根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配

5、置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿(mǎn)足要求的集成電路。三個(gè)設(shè)計(jì)步驟：系統(tǒng)功能設(shè)計(jì)，邏輯和電路設(shè)計(jì)，版圖設(shè)計(jì)3模擬電路和數(shù)字電路設(shè)計(jì)各自的特點(diǎn)和流程模擬電路和數(shù)字電路設(shè)計(jì)各自的特點(diǎn)和流程A.數(shù)字電路：RTL級(jí)描述邏輯綜合(SynopsysAmbit)邏輯網(wǎng)表邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化難以綜合的：人工設(shè)計(jì)后進(jìn)行原理圖輸入，再進(jìn)行邏輯模擬電路實(shí)現(xiàn)(包括滿(mǎn)

6、足電路性能要求的電路結(jié)構(gòu)和元件參數(shù))：調(diào)用單元庫(kù)完成；沒(méi)有單元庫(kù)支持：對(duì)各單元進(jìn)行電路設(shè)計(jì)，通過(guò)電路模擬與分析，預(yù)測(cè)電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿(mǎn)意的結(jié)果。由此可形成用戶(hù)自己的單元庫(kù)；單元庫(kù)：一組單元電路的集合；經(jīng)過(guò)優(yōu)化設(shè)計(jì)、并通過(guò)設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證，能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達(dá)到最大的成品率。RTL設(shè)計(jì)描述RTL仿真驗(yàn)證正確？RTL邏輯綜合邏輯模擬、